Цитата(seemann @ Jun 18 2015, 20:33)

К сожалению не могу истолковать цепь задержки:
Так и думал. По толкованию там же написано : 2.385нс сигнал шел до clkctrl (который стоит в углу чипа), на нем задержался на 0.3нс и затем еще ~1.7нс шел до конкретного триггера. поэтому, не смотря на то что клоки синфазны, времянка и валится. Лечить можно убрав ненужные задержки, например сделав сброс локальным (поставить синхронизатор сброса рядом с модулем в домене 250МГц). Двигать фазу 125МГЦ ИМХО абсолютно пустое.
UPD. Мультициклами подобную постоянную задержку тоже можно лечить, но там может нарушение по холду вылезти, когда наоборот задержки будет не хватать.
Цитата(Torpeda @ Jun 18 2015, 21:06)

1) .... Значит есть два клок домена....
Клок домены обычно асинхронны...
2) Так как Вам в репорте тулза и написала.
она абсолютно другое написала. давайте будем внимательнее читать вопрос, перед тем как отвечать