Cyclone III память, Cyclone проблема с памятью Опции

[plis]

Добрый день!

1) Плис EPC3C40F324C8.
2) Память RAM: 2-PORT
3) QII 10.1 Build 153 SJ Full Version

У меня возникла проблема:

- Записываем данные в память
- Обрабатываем массив данных, считаем на него ECC
- Потом автомат записывает данные и ECC сам во внешнюю флешку
- В это время записи в память не происходит, но происходить искажение единичного бита в ячейке памяти случано

запись в память производится по двум портам, в одном случае внешним процессорм по асинхронной шине, в другом автоматом.

Ни кто с подобным не встречался ??

[des00]

- В это время записи в память не происходит, но происходить искажение единичного бита в ячейке памяти случано

Нужны детали. Как вы определили что искажается именно в памяти и само по себе?
Это можно сделать только взяв сигнал тап, писать им все что вы пишете в память, потом все что вы читаете из нее. И реально смотреть где появляется ошибка. Потом проверьте следующие моменты: отключаете ли вы сигнал тактовой частоты памяти в асинхронном стыке с процессором и ревизию вашего чипа на errata (были прецеденты с сыклонами младших ревизий).

[plis]

Нужны детали. Как вы определили что искажается именно в памяти и само по себе?
Это можно сделать только взяв сигнал тап, писать им все что вы пишете в память, потом все что вы читаете из нее. И реально смотреть где появляется ошибка. Потом проверьте следующие моменты: отключаете ли вы сигнал тактовой частоты памяти в асинхронном стыке с процессором и ревизию вашего чипа на errata (были прецеденты с сыклонами младших ревизий).

Потому что данные лежат в памяти, пере одическия читая данные из памяти, только читаем, видим искажегние, записи в этот момент не происходит.
Частоты в асинхронном стыке нет, просто сам сигнал физически отсутствует.
А вот про ревизию можно поподробней

[Serhiy_UA]

//------- RAM 2 ------
reg [11:0] ramA;
reg [7:0] ramDa, ramDb;
wire [7:0] ramQa, ramQb;
reg [1:0] ramW, ramR;
ram_2p ram_2p_inst (
.address_a (ramA),
.address_b (ramA-1),
.clock ( clk),
.data_a (ramDa),
.data_b (ramDb),
.rden_a (1'b1),
.rden_b (1'b1),
.wren_a (ramW[1]),
.wren_b (ramW[0]),
.q_a (ramQa),
.q_b (ramQb));
reg [7:0] cramQa;
always @ (posedge clk)cramQa<=ramQa;

У меня почти такой же Cyclone-3. Использую 2-х портовую память из MegaWizard -> Memory Compiler -> RAM 2-PORT, и включаю в главный модуль проекта как описано выше.
Все работает.