DDR3 сигналы Опции

[en-valb]

Всем доброго времени суток!

Пытаюсь разобраться с DDR3 контроллером, не могу понять, что за тактовые частоты auxhalf clock output и auxfull clock output. Английский хромает, а на русском ни чего найти не могу.

[Zwerg_nase]

auxfull clock output - это выход тактовой частоты локального интерфейса DDR3 контроллера.

auxhalf clock output - это выход с половиной тактовой частоты локального интерфейса DDR3 контроллера. Этот выход не обязательный и если он не нужен, то напротив соответствующей опции в мегавизарде (Enable AFI half rate clock) надо убрать галку.

[en-valb]

auxfull clock output - это выход тактовой частоты локального интерфейса DDR3 контроллера.

А какое значение этой частоты, оно равно частоте тактирования DDR3 памяти? И если равно то хотел бы уточнить это частота самого сигнала или частота передачи данных из/в DDR3 памяти? К примеру если DDR3 работает на частоте 800 МГц то частота сигнала 1600 МГц, или все таки 800 МГц?

Сообщение отредактировал en-valb - Jul 2 2015, 10:58

[Zwerg_nase]

А какое значение этой частоты, оно равно частоте тактирования DDR3 памяти? И если равно то хотел бы уточнить это частота самого сигнала или частота передачи данных из/в DDR3 памяти? К примеру если DDR3 работает на частоте 800 МГц, а частота сигнала 1600 МГц или все таки 800 МГц?

Значение auxfull clock output зависит от параметра Rate on Avalon-MM Interface. Если, например, Rate on Avalon-MM Interface = Half, то частота на auxfull clock output будет равна половине частоты, указанной в окне Memory clock frequency. В свою очередь, Memory clock frequency - это частота, на которой будет работать DDR3. Здесь имеется ввиду, частота single data rate, т.е. если вы хотите работать с DDR3-1600, то Memory clock frequency = 800 МГц.

[en-valb]

Zwerg_nase, спасибо за разъяснения по поводу сигналов, теперь стало ясно где и как их можно использовать. Единственное в проекте который я привел в предыдущем посте процессор тактируется сигналом sys_clk, почему нельзя было тактировать от сигнала auxfull, по проекту видно что у них одинаковое значение частоты? У меня есть два предположения: 1) так захотелось, 2) у этх сигналов разные фазы