Длительность фронта внешнего тактового сигнала в FPGA Опции

[dima32rus]

Приветствую участников форума!
Мне нужно обеспечить связь FPGA Cyclone III с контроллером семейства STM32 по интерфейсу i2c. В доке контроллера сказано, что время нарастания/спада сигнала SCL составляет ~300 нс. Можно ли от этого сигнала тактировать триггеры в ПЛИС? Смущает довольно длительное время фронтов. Согласно доке на Cyclone III, длительность фронтов неограничена, если я правильно понял. Может кто-нибудь в курсе вопроса, ато гложат меня сомнения... Считаем, что времена Tsetup/Thold выполняются и данные стабильны задолго до и после фронта SCL.

[Kuzmi4]

2 dima32rus
типичные времена наростания для С3 (Trise) - сотни pS(..500..), nS с хвостиком. Максимальные не указываются, но если прикинуть, то получится что {ваш Trise} ~ {пару сотен} x {типичный для С3 Trise}, вот и думайте..
В принципе, никто не запрещает вам поставить 74-ю серию чтоб подтянуть фронт, но нижняя частота старта C3 PLL это 10MHz, или около того.