Длительность фронта внешнего тактового сигнала в FPGA Опции

[dima32rus]

Приветствую участников форума!
Мне нужно обеспечить связь FPGA Cyclone III с контроллером семейства STM32 по интерфейсу i2c. В доке контроллера сказано, что время нарастания/спада сигнала SCL составляет ~300 нс. Можно ли от этого сигнала тактировать триггеры в ПЛИС? Смущает довольно длительное время фронтов. Согласно доке на Cyclone III, длительность фронтов неограничена, если я правильно понял. Может кто-нибудь в курсе вопроса, ато гложат меня сомнения... Считаем, что времена Tsetup/Thold выполняются и данные стабильны задолго до и после фронта SCL.

[EvgenyNik]

тактировать триггеры в ПЛИС...

Заведите на ПЛИС более-менее стабильную частоту, с помощью которой совершайте захват шины I2C. На длинных фронтах возможны ложные срабатывания.

[iosifk]

Заведите на ПЛИС более-менее стабильную частоту, с помощью которой совершайте захват шины I2C. На длинных фронтах возможны ложные срабатывания.

+1 поэтому рекомендую небольшой цифровой фильтрик. Т.е. фронты из 3-го состояния пологие, то ПЛИС их может нахватать много...

[dima32rus]

Т.е. фронты из 3-го состояния пологие, то ПЛИС их может нахватать много...

Немного не понял Вашу мысль. Можно поподробнее?

[EvgenyNik]

Немного не понял Вашу мысль. Можно поподробнее?

Имелось в виду то, что длинный фронт это неопределённое состояние в течении времени, достаточного для многократного срабатывания от нормального тактирования (если бы оно было). А теперь представьте, что во-первых, сопротивление входа до какой-то степени зависит от его состояния (куда переключился) и может вгонять вход в автогенерацию, во-вторых, всякого рода шумы в питании/в земле и помехи поверх длинного фронта тоже будут восприниматься как тактовые переходы...