Проблема с тактовой, хоть в какую сторону смотреть подскажите Опции

[maphin]

Чего-то совсем запутался, может кто просвятит?

Есть проект состоящий из кучи блоков куда заходит CLK, причем везде используется один тактовый сигнал 100 МГц, кристалл Virtex2-3000. В опциях проекта стоят галочки сохранять иерархию,чтобы можно было смотреть сигналы внутри каждого блока.

Проблема! Внутри блока CLK на триггерах сдвинута примерно на 2нс относительно входной!!! Причем в том же блоке но на триггерах COREGen-а все ок!
Где глюк: ModelSim, ISE, Я?

Ипользовал ISE6.2sp3, ModelSimXE_5.7g, ModelSimSE_5.7d, все модели для ModelSim ставил.

[3.14]

<"Входной" это выход BUFG... 2 нс сдвиг между выходом BUFG и сигналом приходящимм на триггер в блоке>
Не понял, а как Вы определили что имеется сдвиг между выходом BUFG и входом триггера?
Судя по отчету PAR разбег тактовой не превышает 0.45нс.
Може Вы все-таки смотрите не от выхода BUFG а от пина.