Пытаюсь разобраться с DDR3 контроллером, не могу понять, что за тактовые частоты auxhalf clock output и auxfull clock output. Английский хромает, а на русском ни чего найти не могу.
Группа: Участник
Сообщений: 22
Регистрация: 30-07-15
Из: Новосибирск
Пользователь №: 87 783
Будьте аккуратнее с NIOS, есть информация что в квартусе ниже 13sp1 будут глюки с сигналом reset: https://www.altera.com/support/support-reso...ionDisplay.html Работаю c LPDDR2 на CycloneV в 13sp1 через HMC посредством шины Avalon MM. Время от времени контроллер памяти не опускает сигнал wait_request - подозреваю этот же баг, но по идее его быть не должно... Может кто нибудь сталкивался?
DDR3 сигналы
Jun 30 2015, 10:34
