Cyclone V HS Serial Interface Опции

[doom13]

Приветствую.
Посоветуйте высокоскоростной последовательный интерфейс для связи (полный дуплекс) между FPGA Cyclone V GX. Максимальная пропускная способность 5 Гбит/с 10 Гбит/с. На одном из устройств будет ещё задействован 10G Ethernet MAC + XAUI. Предполагается соединение устройств по цепочке

TX0 - > RX1_TX1 -> RX2_TX2 -> ...... -> RXN_10GMAC_XAUI

Нахожу следующие IP-ядра у Altera:
- Rapid IO;
- Rapid IO II;
- SerialLite II;
- POS-PHY Level 4;
- "Голый" PHY.
Ни с одним из данных ядер не работал, хотелось бы услышать советы опытных.
Спасибо.

PS:
Получится ли использовать каждый трансивер на приём и передачу для такой конфигурации?

[bugdesigner]

А какая физическая среда передачи планируется между устройствами? И какое расстояние? Мне просто интересно чем можно пробросить такие потоки. На ум приходят только LVDS кабели...

[doom13]

А какая физическая среда передачи планируется между устройствами? И какое расстояние? Мне просто интересно чем можно пробросить такие потоки. На ум приходят только LVDS кабели...

В данном случае N модулей будут соединяться друг с другом через материнскую плату. XAUI работает примерно 4-5 см от FPGA до разъёма плюс 4-5 см по мезонину до трансивера.

Ядро XAUI занимает 4 трансивера и частично 5 канал (PLL + делитель), см. рисунок. Можно ли упаковать его в 4 канала (доку читаю, но что-то не нахожу ответа)?

Эскизы прикрепленных изображений