FIFO (CPLD+SRAM) Опции

[uragan90]

Доброго времени суток уважаемые!!!
Есть задача построить модуль FIFO на связке CPLD+SRAM. Это образно говоря решение будет использоваться как простое FIFO для передачи данных в микроконтроллер. Мозги кипят и требуется помощь знающих людей которые смогут помочь разобраться в проблеме.
Вопрос коммутационного плана на выложенной схеме дело в том что мк и плис работают на разных тактовых частотах и тут то и проблема.
Я думаю так сделать:
Данные со входа IN_DATA[15..0] поступают во внешнюю sram и там фиксируются сигналом (wd_sram) по адресу схемы которая тут не представлена в принципе это не важно. Начало работы начинается с того что мк подаёт запрос на то чтоб данные записались в регистр (inst5) сигналом (request) и если sram находится в режиме чтения то данные записываются в регистр при этом выставляется флаг регистр загружен -(confirmation) и сбрасывается регистр запроса на запись данных из sram. По приходу следующего запроса записи из sram в регистр (inst5) флаг (confirmation) сбрасывается в ноль и мк ожидает загрузки регистра (inst5) из него потом сдвиговым регистром будут выгружены данные в мк. Так я предположил выйти из проблемы пересечения клоковых доменов асинхронной фифо. Подскажите в правильном ли я направлении двигаюсь?

Прикрепленные файлы

 FIFO.pdf ( 1.19 мегабайт ) Кол-во скачиваний: 59

 

[krux]

Мне не нужна двух клоковая фифо! Мне достаточно одного клока основного на стороне плис! Я лишь хочу с мк отправлять запрос на запись в регистр плис данных и как только это станет возможным плис должна загрузить в свой регистр данные из срам и сообщить об этом факте мк.

тогда это не фифо, а озу с ручным управлением. назыавайте вещи своими именами.

один регистр - определяет к кому мультиплексорами подключена SRAM.
пишет этот регистр - всегда мк.

второй регистр - сигнал-запрос на вычитывание данных из SRAM в плис.
пишет этот регистр - мк. плис способна только сбрасывать его.

третий регистр - сигнал-подтверждение того что чтение со стороны плис окончено.
пишет в этот регистр - плис, мк способна только сбрасывать.


порядок такой.
мк при старте сбрасывает второй и третий регистры, подключает SRAМ к себе первым регистром, обнуляет SRAM.

после записи данных переключает мультиплексоры первым регистром к плис, пишет во второй запрос.
ждет прихода в третий регистр.
проверяет сбросился ли второй. если не сбросился - сбрасывает.
переключает мультиплексоры SRAM на себя первым регистром.

[uragan90]

тогда это не фифо, а озу с ручным управлением. назыавайте вещи своими именами.

один регистр - определяет к кому мультиплексорами подключена SRAM.
пишет этот регистр - всегда мк.

Запись в срам должна быть выше по приоритету чем чтение. Данных будет немного но быстро их пишем в срам, и если только мы не пишем в срам то есть возможность чтения