FIFO (CPLD+SRAM) Опции

[uragan90]

Доброго времени суток уважаемые!!!
Есть задача построить модуль FIFO на связке CPLD+SRAM. Это образно говоря решение будет использоваться как простое FIFO для передачи данных в микроконтроллер. Мозги кипят и требуется помощь знающих людей которые смогут помочь разобраться в проблеме.
Вопрос коммутационного плана на выложенной схеме дело в том что мк и плис работают на разных тактовых частотах и тут то и проблема.
Я думаю так сделать:
Данные со входа IN_DATA[15..0] поступают во внешнюю sram и там фиксируются сигналом (wd_sram) по адресу схемы которая тут не представлена в принципе это не важно. Начало работы начинается с того что мк подаёт запрос на то чтоб данные записались в регистр (inst5) сигналом (request) и если sram находится в режиме чтения то данные записываются в регистр при этом выставляется флаг регистр загружен -(confirmation) и сбрасывается регистр запроса на запись данных из sram. По приходу следующего запроса записи из sram в регистр (inst5) флаг (confirmation) сбрасывается в ноль и мк ожидает загрузки регистра (inst5) из него потом сдвиговым регистром будут выгружены данные в мк. Так я предположил выйти из проблемы пересечения клоковых доменов асинхронной фифо. Подскажите в правильном ли я направлении двигаюсь?

Прикрепленные файлы

 FIFO.pdf ( 1.19 мегабайт ) Кол-во скачиваний: 59

 

[krux]

для корректной работы плис нужно стабильное тактирование. постоянное.
при этом подразумевается что все входные сигналы, как-то участвующие в логике работы, а не просто проходящие со входа на выход, перед использованием будут засинхронизированы этой частотой.

вопрос состоит в том, каково соотношение частот.
частота, приходящая в плис кратна частоте, подаваемой на ацп? равна? какова задержка данных ацп по фазе относительно этого клока, есть ли она вообще?
во сколько раз эта частота выше, чем частота SPI? насколько критична реализация SPI в вашем микроконтроллере к временным отклонениям MISO относительно SCK?

вот потому и пытаем вас как партизана.
потому как данных мало.