Память на плис, реализация памяти на VHDL или Coregen Опции

[Anton1990]

Все добрый день.
Использую виртекс6. Реализую промежуточный накопитель оцифрованного сигнала (16 бит) с АЦП с дискретизацией 200 МГц. и последующим сливом в ПК.
На VHDL реализовал накопитель. Вродебы все просто: в массив длинной 65536 загоняю сигнал и останавливаю запись. Далее медленно по PCI скачиваю данные. Сигнал тактирования разумеется законстрейнил (задал period). При компиляции не ругается. Вся конструкция работает, но наблюдается нестабильность от разводки к разведке проекта. При использовании FIFO созданного в Coregeneratore результат значительно лучше (практически нет глюков).
Вопрос: в чем отличие? Может я чего то незнаю? Какая нибудь потаенная галочка, констрейн или еще что?
Кстати памяти в плис используется немного всего 20 %.
Заранее спасибо за ответы.

[blackfin]

Сигнал тактирования разумеется законстрейнил (задал period). При компиляции не ругается. Вся конструкция работает, но наблюдается нестабильность от разводки к разведке проекта.
Вопрос: в чем отличие? Может, я чего-то не знаю? Какая-нибудь потаенная галочка, констрейн или еще что?

Просто задать период клока недостаточно. Необходимо задать задержки по всем входам и выходам.

Для SDC это команды типа:

set_input_delay -clock clk -min 1.000 [all_inputs]
set_input_delay -clock clk -max 2.000 [all_inputs]

set_output_delay -clock clk -min 0.000 [all_outputs]
set_output_delay -clock clk -max 1.000 [all_outputs]

Для UCF (в ISE) есть похожие команды (См., UG612).