Память на плис, реализация памяти на VHDL или Coregen Опции

[Anton1990]

Все добрый день.
Использую виртекс6. Реализую промежуточный накопитель оцифрованного сигнала (16 бит) с АЦП с дискретизацией 200 МГц. и последующим сливом в ПК.
На VHDL реализовал накопитель. Вродебы все просто: в массив длинной 65536 загоняю сигнал и останавливаю запись. Далее медленно по PCI скачиваю данные. Сигнал тактирования разумеется законстрейнил (задал period). При компиляции не ругается. Вся конструкция работает, но наблюдается нестабильность от разводки к разведке проекта. При использовании FIFO созданного в Coregeneratore результат значительно лучше (практически нет глюков).
Вопрос: в чем отличие? Может я чего то незнаю? Какая нибудь потаенная галочка, констрейн или еще что?
Кстати памяти в плис используется немного всего 20 %.
Заранее спасибо за ответы.

[Golikov A.]

в том что скачиваться данные из памяти могут на одном клоке, а отправляться на другом. Среда следит чтобы данные выставляемые по переднему фронту первого клока, были валидны к следующему переднему фронту (констраины только на период), Но среда совершенно не следит чтобы они были валидны к фронту того клока по которому они отправляются.
В случае фифо данные, наверняка забираются по фронту по которому отправляются и там среда опять следит.

Но это все предположения, правду от нас скрывают

[Anton1990]

в том что скачиваться данные из памяти могут на одном клоке, а отправляться на другом. Среда следит чтобы данные выставляемые по переднему фронту первого клока, были валидны к следующему переднему фронту (констраины только на период), Но среда совершенно не следит чтобы они были валидны к фронту того клока по которому они отправляются.
В случае фифо данные, наверняка забираются по фронту по которому отправляются и там среда опять следит.

Но это все предположения, правду от нас скрывают

Еще раз. В память данные пишутся на 200 МГц. По заполнению запись ОСТАНАВЛИВАЕТСЯ. Далее по сигналу чтения из шины PCI данные медленно выбираются. Как только выбрал все, по программно формируемому сигналу сброса память снова начинает заполняться. Т.е. процесс записи и чтения во времени строго разделены, одновременного чтения и записи одного адреса НЕТ. Ошибки в логике построения записи-чтения нет. Ведь иной раз все работает нормально. Меняю что либо в другой части проекта, перекомпилирую и ВСЕ глюки и не работает.

в том что скачиваться данные из памяти могут на одном клоке, а отправляться на другом. Среда следит чтобы данные выставляемые по переднему фронту первого клока, были валидны к следующему переднему фронту (констраины только на период), Но среда совершенно не следит чтобы они были валидны к фронту того клока по которому они отправляются.
В случае фифо данные, наверняка забираются по фронту по которому отправляются и там среда опять следит.

Но это все предположения, правду от нас скрывают

Высказывается много предположений почему не работает. Подскажите что делать чтоб работало.