Память на плис, реализация памяти на VHDL или Coregen Опции

[Anton1990]

Все добрый день.
Использую виртекс6. Реализую промежуточный накопитель оцифрованного сигнала (16 бит) с АЦП с дискретизацией 200 МГц. и последующим сливом в ПК.
На VHDL реализовал накопитель. Вродебы все просто: в массив длинной 65536 загоняю сигнал и останавливаю запись. Далее медленно по PCI скачиваю данные. Сигнал тактирования разумеется законстрейнил (задал period). При компиляции не ругается. Вся конструкция работает, но наблюдается нестабильность от разводки к разведке проекта. При использовании FIFO созданного в Coregeneratore результат значительно лучше (практически нет глюков).
Вопрос: в чем отличие? Может я чего то незнаю? Какая нибудь потаенная галочка, констрейн или еще что?
Кстати памяти в плис используется немного всего 20 %.
Заранее спасибо за ответы.

[iosifk]

При использовании FIFO созданного в Coregeneratore результат значительно лучше (практически нет глюков).

Я для таких целей применяю библиотечный компонент Ксайлинкса. Он легко устанавливается в проект и он достаточно описан... Да и текста в проекте значительно меньше...
Про клоки в Вашем тексте все понятно, а вот про rd'event не понятно... Что это? Это частота или внешние сигналы? Для PCI Вы должны иметь их клоки и сигналы чтения. Так вот, сигналы чтения надо применить как "разрешение", а не как тактовые. Иначе и пойдут глюки...
Еще где-то надо учесть латентность...

А еще взять FIFO у которого с одной стороны 16 бит, а с другой 32... Это тоже очень просто...

[Anton1990]

Я для таких целей применяю библиотечный компонент Ксайлинкса. Он легко устанавливается в проект и он достаточно описан... Да и текста в проекте значительно меньше...
Про клоки в Вашем тексте все понятно, а вот про rd'event не понятно... Что это? Это частота или внешние сигналы? Для PCI Вы должны иметь их клоки и сигналы чтения. Так вот, сигналы чтения надо применить как "разрешение", а не как тактовые. Иначе и пойдут глюки...
Еще где-то надо учесть латентность...

А еще взять FIFO у которого с одной стороны 16 бит, а с другой 32... Это тоже очень просто...

Ну с коркой фифо я уже говорил работает лучше. Хочу узнать свои проблемы. Сигнал Rd это клок - по преднему фронту данные выставляются на шину PCI. Как таковой клок шины я не использую.

там кроме rd'event
есть еще
if clk'event and clk='1' and q_thres='0' then
if clk'event and clk='1' and ce='1' then

я понимаю что q_thres, се - сигналы разрешения, но нужно соблюдать правила...

из-за этого и спрашиваю что ТС описал или хотел описать

А что собственно в этих строчках ненравиться? О каких правилах речь?

[iosifk]

Ну с коркой фифо я уже говорил работает лучше. Хочу узнать свои проблемы. Сигнал Rd это клок - по преднему фронту данные выставляются на шину PCI. Как таковой клок шины я не использую.

Тогда и говорить не о чем... Если данные не согласованы с клоком шины PCI, то результат как раз таким и будет...
И еще раз. Я Вам объясняю, что у Ксаййлинкса есть библиотечные компоненты, которые и надо использовать в таких случаях. Без всяких корегенов... А из c:\Xilinx\14.7\ISE_DS\ISE\verilog\src\unisims\..