Делитель двух клоков с синхронизацией Опции

[sergey sva]

Есть несколько тактовых сигналов приходят в модуль делителя. Задержка(фаза) этих сигналов изменяется произвольно. Их нужно поделить на два без потери фазы. Сейчас сделал деление по переднему фронту, проблема когда задержка около 180 или 360 градусов при синхронизации делителя происходит перескок. Как засинхронизировать делитель что бы не было перескоков, может нужно использовать специальный делитель ?

[likeasm]

для xilinx

module clk_div(clk,clk_div2,rst);
input clk,rst;
output clk_div2;

FDCE FDCE_inst (
.Q(clk_div2), // 1-bit Data output
.C(clk), // 1-bit Clock input
.CE(1'b1), // 1-bit Clock enable input
.CLR(rst), // 1-bit Asynchronous clear input
.D(~clk_div2) // 1-bit Data input
);

endmodule