Делитель двух клоков с синхронизацией Опции

[sergey sva]

Есть несколько тактовых сигналов приходят в модуль делителя. Задержка(фаза) этих сигналов изменяется произвольно. Их нужно поделить на два без потери фазы. Сейчас сделал деление по переднему фронту, проблема когда задержка около 180 или 360 градусов при синхронизации делителя происходит перескок. Как засинхронизировать делитель что бы не было перескоков, может нужно использовать специальный делитель ?

[sergey sva]

то есть вы по фронту какого-то высокочастотного клока захватываете внешние произвольные сигналы?

Да. Сигналы не высокочастотные Кгц, а основной клок 120Мгц.

[Maverick]

Да. Сигналы не высокочастотные Кгц, а основной клок 120Мгц.

Вот Вам и пересечение клоковых доменов

always @(posedge clk)
begin
clock1 <= clock1_in;
clock2 <= clock2_in;
end

т.е. здесь должно быть по 2 регистра