Сброс SPI (Verilog), Начальное состояние триггеров Опции

[estel23]

Добрый день уважаемые, хочу поделиться моей проблемой.

Имеется SPI Slave, вот код:

Код

module SPIslave(
    input wire RESET,
    input wire CSIN,
    input wire SCKIN,
    input wire MOSIIN,
    output wire MISOOUT,
    output reg [15:0] DATAOUT,
    );

reg [15:0] data;
reg [4:0] count;

assign MISOOUT = data[15];

always @ (negedge SCKIN)
    if (RESET & ~CSIN)
        data <= { data[14:0], MOSIIN };
        

always @ (posedge SCKIN)
    if (~RESET | CSIN)
        count <= 5'b00000;
    else
        count <= count + 1'b1;

always @ (count[4])
    DATAOUT <= data

endmodule

Вся проблема в RESETe. Хочу обходиться без лишних ног, ибо на CPLD итак много всего.
Если уберу из кода RESET, то счетчик начинает считать не с начала условий, под которые он подписан.
Т.е. Подаю клок, потом подаю CSIN = 1 (до этого она в нуле). Далее отпускаю CSIN = 0, но счетчик не начинает считать. И только по прошествии 7 - 8 клоков оживает.
Я думал что при включении питания CPLD выставляет все в "0", но получше глянув в Post-моделировании заметил что не все в нуле.

Мож я чет не понимаю? На Verilogе сижу не долго и прошу помощи у экспертов.

[Golikov A.]

Ох....
Ну если вы схемотехник то вам должно быть знакомо понятие сдвиговые регистры...

Код

if(SS_CPLD==1)
      nBit <= 5'b00000;
    else if (SS_CPLD==0)

else if не надо, это только синтезатор путает. Стандартная конструкция с асинхронным сбросом или установкой

Код

always @(posedge clk or posedge reset)
if(reset == ....)
....
else
....

у вас CS выступает как асинхронный сброс и установка, потому просто else , если бы в блоке был и сброс и установка, else if был бы уместен для приоритетов, а так уберите...



раздел

//выбор регистра, запись/чтение

очень сложно написан, у вас вообще одно и тоже по 10 раз в проекте делается
вы представляете что когда вы пишите вот так

Код

case (nBit)
                      8: REG02[7] = MOSIIN;
                      9: REG02[6] = MOSIIN;
                     10: REG02[5] = MOSIIN;
                     11: REG02[4] = MOSIIN;
                     12: REG02[3] = MOSIIN;
                     13: REG02[2] = MOSIIN;
                     14: REG02[1] = MOSIIN;
                     15: REG02[0] = MOSIIN;

вы получаете мультиплексор, который выбирает 1 бит, потом 2, потом 3. При этом у вас еще один мультиплексор прямо сразу по выбору case (keyreg). Иногда синтезатор понимает ваш хитрый план и сам ставить сдвиговые регистры, но иногда это остается мультиплексорами, съедает кучу ресурсов и очень медленно работает... А у вас их еще и 3 независимых может выйти... даже вернее 6, если не 9....


Если хотите можем совместно принести это в порядок по пунктам вам надо написать модуль SPI
который читает и передает 1 байт.
и дальше сделать просто принять байт, по принятому байту выбрать адрес чтения и записи, и еще раз принять или записать байт.





как кстати вы определяете что в данном такте делается, читается или передается?
Как я понимаю другого клока кроме SPI в проекте нет?

[estel23]

как кстати вы определяете что в данном такте делается, читается или передается?
Как я понимаю другого клока кроме SPI в проекте нет?

По данным с COM-порта я вижу какие данные и в какой регистр уходят и приходят, ну и сравниваю с показателями осцилла.

Если хотите можем совместно принести это в порядок по пунктам вам надо написать модуль SPI
который читает и передает 1 байт.
и дальше сделать просто принять байт, по принятому байту выбрать адрес чтения и записи, и еще раз принять или записать байт.

А нужно мне сделать обмен по SPI вот этого модуля (см. файл).
Там на 18 странице показана структура, а на 30 странице - регистры.

Я согласен что мой код кривоват, но он по крайней мере передает и принимает правильную информацию.
На рисунке RW - запись/чтение, биты А1, А0 - выбор регистра.

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 FMC12x_user_manual.pdf ( 1.11 мегабайт ) Кол-во скачиваний: 14