MAXII + SRAM, Помогите реализовать Опции

[zombi]

К EPM570 подключены три внешние шины адреса ARA,ARB,AWA, одна шина данных DW и внешняя SRAM со своими шинами адреса, данных и управления WRRAM,OERAM.

Нужно циклически выполнять следующее:

1. прочитать содержимое SRAM по адресу ARA и выдать на пины DA
2. прочитать содержимое SRAM по адресу ARB и выдать на пины DB
3. состояние на шине DW записать по адресу AWA.

Всё это нужно сделать за три такта входной частоты 100 MHz.

Нарисовал схему в граф редакторе.
А в симуляторе вижу что это работать точно не будет.
Шина адреса sram (ARAM) пляшет во время переключения.
Сигналы OERAM и WRRAM имеют разную задержку.
Задний фронт WRRAM вообще появляется на пине позже чем переключается шина данных DRAM на ввод.

Посоветуйте что исправить. Или вообще всё переделать.
Время доступа SRAM 8 нс.

Эскизы прикрепленных изображений

 

[EvgenyNik]

Создайте графический символ этому файлу и вставьте в свой проект. Может, ещё и не заработает. Чего зря рисовать то?

[zombi]

Создайте графический символ этому файлу и вставьте в свой проект. Может, ещё и не заработает. Чего зря рисовать то?

Сделал. Все вроде работает но на чипе с speed grade 4.
Понятно что для speed grade 5 тактовую понижать нужно.

Код

    always    @ (negedge clk)
        begin
        if (stage_r == 0)    wramag_r <= 1; // это нужно, чтобы избавиться от глитча при возврате из режима записи (см. формирование wram_o)
        else    wramag_r <= 0;
        end

Подскажите вот это как в граф редакторе на триггере реализовать?
Так как на прикреплённой картинке или как то иначе?

Эскизы прикрепленных изображений

 

[EvgenyNik]

Код

    always    @ (negedge clk)
         begin
         if (stage_r == 0)    wramag_r <= 1; // это нужно, чтобы избавиться от глитча при возврате из режима записи (см. формирование wram_o)
         else    wramag_r <= 0;
         end

Подскажите вот это как в граф редакторе на триггере реализовать?

Фактически, здесь написано: всегда при отрицательном фронте clk присваивать wramag=1, если stage равен 0 и, если иначе, то обнулять этот wramag.
Так и делаем:
1. инвертируем clk (надо же по отрицательному фронту защёлкивать) и подаём на тактовый вход DFF
2. биты stage заводим на ИЛИ-НЕ и подаём на вход данных D
3. защёлкивам в DFF
4. снимаем результат с Q

p.s. А зачем Вам манипуляции с OE и CS? Если используется один чип памяти и его порты работают через ПЛИС, то пусть по умолчанию всегда будет выбран и всегда в режиме выдачи данных с текущего адреса. Ему (чипу ОЗУ) всё равно, а Вам - экономия ресурсов на ПЛИСке.