SystemVerilog [RTL] & ASIC Design Flow, За и Против Опции

[Doka]

Прошу высказаться у кого есть опыт (удачный, а в особенности - неудачный) использования поддерживаемых тулами Synopsys конструкций SystemVerilog.
Прежде всего интересуют тулы: DC, Formality (по нему в гайде вообще не нашёл описание поддерживаемого подмножества конструкций), Synplify.

Ситуация: есть два лагеря (кодеры и малочисленная группа принимающих решение консерваторов), которые имеют диаметрально противоположные взгляды.

Позиция RTL-кодеров такова:
Кодеры понимают преимущества SV, не только для упрощения описания некоторых аспектов и сокращения объёма кода и человеческого фактора (использование интерфейсов на топ-левеле, свои типы данных), но и удобство верификации (enum, однозначное описание регистровой и комбинационной логики) и не хотели бы снижать скорость и качество кода даунгрейдом до Verilog-2001.

Позиция ярых консерваторов такова:
несмотря на то, что SV давно поддерживается тулами, поддержка эта только на бумаге, из-за того что этими конструкциями никто не пользуется и тул не проверен (пользователи как тестеры не репортовали о багах).
В числе компаний, которые не пользуются SV для RTL: ARM, Imagination, Synopsys (IP).


PS: Доп.информация:
RTL пишем для себя, на сторону не передаём,
субподрядчиков нет - делаем всё сами до GDSII.


Хотелось бы услышать За и Против из личного опыта (жлательно также указать к каким версия тула опыт применителен)

Спасибо

[Doka]

Fat Robot,
я так понимаю для STA основные ограничения только на использование интерфейсов?

по LEC пока непонятно.

по лицензиям (могу ошибаться - сейчас эвал юзается), но для DC/Formality фича SV входила/входит в Verilog, а вот для VCS надо уже SV отдельно докупать.

[Fat Robot]

в общем-то нет никаких ограничений, если у вас есть однозначный и понятный доступ к любому элементу интерфейса.

Но вот например, есть у вас в интерфейсе task. Как он синтезируется? Кому будут принадлежать элементы? Как оставить для инстанса такого интерфейса группировку при синтезе?

Есть книга: SystemVerilog for Design Second Edition: A Guide to Using SystemVerilog for Hardware Design and Modeling
Там худо-бедно описано, что к чему. Устроит ли она критиков SV? Готова ли компания инвестировать в освоение и проверку идей из нее? Насколько я понимаю, решение об использовании SV нужно принять "на берегу".

Ну и конечно идея "RTL описание - лишь 10% ресурсов" не играет на руку энтузиастам SV RTL.

я так понимаю для STA основные ограничения только на использование интерфейсов?