Full Adder vs DPS48, что быстрее. Опции

[count_enable]

Возник такой полутеоретический вопрос. Надо считать сумму ряда 18-битных чисел итерационно, Р(х)=Р(х-1)+А(х). Что будет быстрее: сумматор в CLB или DPS48 блок и корка Adder из CoreGen? Числа идут из BRAM.
"Возьми напиши сумматор, и сравни" - скажете вы. Но я не уверен что мой сумматор будет самый оптимальный и что размещение в ПЛИС не будет влиять на скорость. Рассматриваем 6 и 7 семейство Xilinx, а так же интересует результат для Altera Cyclone V, о которой я знаю только то что там DSP 9-битные.

[count_enable]

А вот и ответ от Xilinx на мой вопрос: http://www.xilinx.com/support/documentatio...ru/c-accum.html

Виртекс7: Fabric: 615 MHz, 32 LUT, 43 FF. DSP: 544 MHz, 0 LUT,0 FF. На таких скоростях ограничивать будут другие элементы - тот же BRAM, хотя бы.

Виртекс5: на логике 410 МГц для 32-битного аккумулятора, на DSP 450 МГц. Так что вопрос не так прост как кажется.

Спасибо всем отписавшимся, еще расскажите мне об Альтере и получите большое спасибо .

[bogaev_roman]

Виртекс7: Fabric: 615 MHz, 32 LUT, 43 FF. DSP: 544 MHz, 0 LUT,0 FF. На таких скоростях ограничивать будут другие элементы - тот же BRAM, хотя бы.
Виртекс5: на логике 410 МГц для 32-битного аккумулятора, на DSP 450 МГц. Так что вопрос не так прост как кажется.

Для DSP это реальная скорость, которая практически не будет зависеть от заполненности кристалла, для логики - максимально возможная, при большой заполненности достичь такой частоты нереально и тут никакое дублирование логики не спасет с конвейером да и разводится будет долго. Так что на таких скоростях однозначно DSP, если есть возможность.
Ps/ я для стратикса IV делал схожий сумматор на частоту 250МГц, отдельно все замечательно работало, вставлял несколько таких в проект - все разваливалось, пока жестко не зафиксировал разводку отдельных кусков.
Pss все данные по максимальному быстродействию для отдельных элементов (DDR, DSP, триггеры, сумматоры, память) в даташитах прописаны.