Full Adder vs DPS48, что быстрее. Опции

[count_enable]

Возник такой полутеоретический вопрос. Надо считать сумму ряда 18-битных чисел итерационно, Р(х)=Р(х-1)+А(х). Что будет быстрее: сумматор в CLB или DPS48 блок и корка Adder из CoreGen? Числа идут из BRAM.
"Возьми напиши сумматор, и сравни" - скажете вы. Но я не уверен что мой сумматор будет самый оптимальный и что размещение в ПЛИС не будет влиять на скорость. Рассматриваем 6 и 7 семейство Xilinx, а так же интересует результат для Altera Cyclone V, о которой я знаю только то что там DSP 9-битные.

[RobFPGA]

Приветствую!

To Bad0512,Vascom "учите матчасть Шура" DSP48 как раз для таких дел заточены -
можно легко сделать накаливающий сумматор с мак частотой 450-500 MHz. На CLB для этого ох как попотеть придется

Успехов! Rob.

[Timmy]

To Bad0512,Vascom "учите матчасть Шура" DSP48 как раз для таких дел заточены -
можно легко сделать накаливающий сумматор с мак частотой 450-500 MHz. На CLB для этого ох как попотеть придется

Где тут потеть, по-моему накапливающий сумматор с латентностью 2-3 делается так же, как и простой сумматор с разбивкой цепи переноса на несколько ступеней конвейера. Работы на 5 минут , ну или 10. Только сигнал сброса аккумулятора тоже надо конвейеризовать и синхронизировать с разными ступенями аккумулятора.

[RobFPGA]

Приветствую!

Где тут потеть, по-моему накапливающий сумматор с латентностью 2-3 делается так же, как и простой сумматор с разбивкой цепи переноса на несколько ступеней конвейера. Работы на 5 минут , ну или 10. Только сигнал сброса аккумулятора тоже надо конвейеризовать и синхронизировать с разными ступенями аккумулятора.

Ага - а потом подождать 2-5 часов пока PR пыхтит и открыв результаты его труда вспотеть холодным потом и начать ваять констрэйны для фиксации расползшихся по кристаллу частей сумматоров, ограничения fanout для сигналов сброса или инициализации аккумулятора.

Успехов! Rob.