Схемы управления клоком - вопросы., Вопросы по типовым схемам. Опции

[MegaVolt]

Посмотрел типовые схемы правильного включения выключения клока и возник ряд вопросов.

Для классическая схема - триггер(латч) - элемент И

1.1 Почему ставят латч вместо триггера? Какая разница?
1.2 Правильно ли я понимаю что CE должен быть уже синхронным? И соответственно для несинхронного CE ещё дополнительный синхронизатор.

Для обычной логики без триггера

1.3 Чем грозят иголки по тактовому входу? Метастабильность?

Сообщение отредактировал MegaVolt - Nov 10 2015, 09:36

[gerbity]

1.1 Латч - это асинхронный элемент, а триггер синхронный. Следовательно триггер должен чем-то тактироваться. И как же его тактировать тем же самым клоком, который к нему на вход подается? фигня получится какая-то. Это вот если пересинхронизировать более медленный клок другим - более быстрым, то да. Там уже триггеры нужны. Даже два, чтобы метастабильности не было.
1.2 Вообще да, любые операции с клоком нужно делать синхронными с этим клоком сигналами. Иначе не оберетесь гличей. Вот например статейка про безгличивый клоковый мультиплексор. Там сигнал select для мукса предварительно синхронизируется по обоим клокам.
1.3 Не совсем понятно как тактовый вход относится к обычной ( не триггерной) логике.
А вообще гличи (иголки или наоборот провалы) на клоке опасны для триггеров из-за того, что схема начинает непредсказуемо себя вести. Метастабильность только один из вариантов. Она появится, если этот глич нарушит сетапы или холды на одном триггере, и тогда эта метастабильность может распространиться по всей схеме. А если так получится, что не нарушит, то это наверное в какой-то степени еще хуже. Потому что это приведет к ложному (не рассчитанному) срабатыванию триггера. Пропустится например какое-нибудь значение счетчика, где-нибудь в дешефраторе команд процессора и он пропустит одну команду. И найти такой баг иногда довольно сложно.

Сообщение отредактировал gerbity - Nov 11 2015, 08:04

[MegaVolt]

gerbity

1.1 Латч - это асинхронный элемент, а триггер синхронный. Следовательно триггер должен чем-то тактироваться. И как же его тактировать тем же самым клоком, который к нему на вход подается? фигня получится какая-то.

Так схемы одинаковы и клок заводится и на латч и на триггер Вот картинка

Есть точно такой же вариант с триггером а не латчем. Единственное объяснение которое я понимаю - в ASIC`ах латч реализуется меньшим числом гейтов по этому выгода. Латч точно так же подвержен метастальности как и триггер. Особого выигрыша не вижу

1.2 Вообще да, любые операции с клоком нужно делать синхронными с этим клоком сигналами. Иначе не оберетесь гличей.

В том и фокус что про эту схему с латчем пишут что энейбл может быть асинхронным. Как это возможно я пока не понял

1.3 Не совсем понятно как тактовый вход относится к обычной ( не триггерной) логике.

Очень просто - берём схему типичного частотомера. И видим что входной клок на элементе И объединяется с воротами заданой длительности без какой либо синхронизации. И эта пачка импульсов напрямую заезжает на счётчик. По теории в начале и в конце пачки могут быть иголки и счётчик будет считать неверно. Но в инете я почти ничего не нашел про это. Единицы пишут про применение хитрого патентованного триггера который якобы свободен от метастабильности но реально она у него есть просто очень редкая.

А вообще гличи (иголки или наоборот провалы) на клоке опасны для триггеров из-за того, что схема начинает непредсказуемо себя вести. Метастабильность только один из вариантов. Она появится, если этот глич нарушит сетапы или холды на одном триггере, и тогда эта метастабильность может распространиться по всей схеме.

А есть картинки метастабильности именно от иголок по клоку? Потому что везде где говорят про метастабильность клок отличный а данные плавают.

А если так получится, что не нарушит, то это наверное в какой-то степени еще хуже. Потому что это приведет к ложному (не рассчитанному) срабатыванию триггера. Пропустится например какое-нибудь значение счетчика, где-нибудь в дешефраторе команд процессора и он пропустит одну команду. И найти такой баг иногда довольно сложно.

Где баг а где и норма. Например в частотомере.

yuravg

- Синхронная логика не будет работать

Как именно не будет работать?

- Метастабильность это про другое

Да вроде как и не сильно важно что за проблема у нас. То ли данные не достаточно долго стоят на входе. То ли клок убирается раньше чем они защёлкнулись. Глючить по иде должно и то и другое. Хотя явного подтверждения я в инете не нашел.

Сообщение отредактировал MegaVolt - Nov 11 2015, 10:41

[yuravg]

Как именно не будет работать?

У синхронной логики будут ложные срабатывания, или не срабатывания в нужный момент,
если во время иголки нет установки/удержания данных надо бороться с метастабильностью

Да вроде как и не сильно важно что за проблема у нас. То ли данные не достаточно долго стоят на входе.
То ли клок убирается раньше чем они защёлкнулись.
Глючить по иде должно и то и другое. Хотя явного подтверждения я в инете не нашел.

Да будет глючить при не выполнении любого из условий, документация на Вашу микросхему с требования по таймингу - это и есть тому подтверждение.

То ли клок убирается раньше чем они защёлкнулись.

тогда уж не частота убирается (частота должна быть очень высокой для этого), а помехи мешают ее формированию