Цитата(Вано @ Jul 26 2006, 18:10)

Подскажите, как в verilog -е сделать задержку сигнала на половину длительности тактового импульса?
Это схоже с проблемой деления на логике тактовой НЕ на степень 2-ки (например 3)
А самый очевидный вариант синтезируемой задержки - использовать 2-ух кратную тактовую (на PLL)