реклама на сайте
подробности

 
 
> Подскажите как сделать в veriloge задержку
Вано
сообщение Jul 26 2006, 14:10
Сообщение #1


Участник
*

Группа: Новичок
Сообщений: 22
Регистрация: 26-10-05
Пользователь №: 10 142



Подскажите, как в verilog -е сделать задержку сигнала на половину длительности тактового импульса?

Сообщение отредактировал Вано - Jul 26 2006, 14:10
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Kopart
сообщение Jul 26 2006, 14:17
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 601
Регистрация: 1-03-05
Из: Spb
Пользователь №: 2 972



Цитата(Вано @ Jul 26 2006, 18:10) *
Подскажите, как в verilog -е сделать задержку сигнала на половину длительности тактового импульса?


Это схоже с проблемой деления на логике тактовой НЕ на степень 2-ки (например 3)

А самый очевидный вариант синтезируемой задержки - использовать 2-ух кратную тактовую (на PLL) smile.gif


--------------------
Насколько проще была бы жизнь, если бы она была в исходниках
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 16:19
Рейтинг@Mail.ru


Страница сгенерированна за 0.01362 секунд с 7
ELECTRONIX ©2004-2016