ADC DDR and setup slacks Опции

[andrew_b]

Имееется ADC AD6649, выдающая 14-разрядные данные в DDR-режиме на частоте до 250 МГц. Приёмником выступает Cyclone V.

Не получается разводка без ошибок в STA. Причём ошибки в одном и том же месте: на пути от выхода ddio до ближайшего триггера. Там небегает какое-то дикая задержка по данным, что никак не укладывается в 4-нс тактовую. Что с этим делать, я уже не знаю. LogicLock ситуацию не спасает. Задержки меньше, чем без него (естественно), но слаки не уходят.

Приложен минимальный проект: ddio->регистры->выход. Буду признателен, если кто-то взглянет.

Прикрепленные файлы

 slacks.qar.txt ( 3.38 килобайт ) Кол-во скачиваний: 50

 

[andrew_b]

Отпишусь по результатам натурных испытаний.

HMCPHY_RE упоминает в хэндбуке на C V только один раз. Не заметить этот малюсенький абзац проще простого. Увидеть наличие HMCPHY_RE я смог только в одном месте: в отчёте TimeQuest и то только при выставленной галке Show Routing. Всё. Ни в Chip planner, ни в нетлисте после разводки никаких HMCPHY_RE нет.

Самое странное вот что. Часть шины по отчёту TQ имеет задержки больше периода, поэтому на остальную часть вроде бы как надо поставить дополнительный регистр, чтобы компенсировать задержки в HMCPHY_RE. Так вот, если этого не делать, то данные принимаются правильно. Если регистр всё-таки поставить, то данные неправильные.

До экспериментов с железкой ситуацию могло бы прояснить моделирование с задержками после разводки, но

Post-synthesis and post-fit gate-level simulations run significantly slower than RTL simulation. Altera
recommends that you verify your design using RTL simulation for functionality and use the TimeQuest
timing analyzer for timing. Timing simulation is not supported for Arria V, Cyclone V, Stratix V, and
newer families.

Гады.