Схемы управления клоком - вопросы., Вопросы по типовым схемам. Опции

[MegaVolt]

Посмотрел типовые схемы правильного включения выключения клока и возник ряд вопросов.

Для классическая схема - триггер(латч) - элемент И

1.1 Почему ставят латч вместо триггера? Какая разница?
1.2 Правильно ли я понимаю что CE должен быть уже синхронным? И соответственно для несинхронного CE ещё дополнительный синхронизатор.

Для обычной логики без триггера

1.3 Чем грозят иголки по тактовому входу? Метастабильность?

Сообщение отредактировал MegaVolt - Nov 10 2015, 09:36

[RobFPGA]

Приветствую!

Если параметр явно это не указан в datasheet для практического применения я принимаю за минимальный pulse width длительность полупериода максимальной частоты которую можно подать на заданный клок. Все что меньше считается недопустимым и не гарантирует корректную работу.

Клок с duty cycle !=%40..%60 это нормально и не коим образом при этом не получается асинхронной схемы.

Успехов! Rob.

[krux]

Клок с duty cycle !=%40..%60 это нормально и не коим образом при этом не получается асинхронной схемы.

я бы сказал, что у данного утвержения слишком много "если".
на практике, при сборке блока в проекте ПЛИС на предельных частотах (например, 670-710 МГц для xilinx), при duty cycle = 30-70% гораздо больше шансов "развалиться" по времянкам чем при duty cycle = 45-55%.
для того чтобы убедиться в этом достаточно честно указать duty cycle в SDC.