Подскажите как сделать в veriloge задержку Опции

[Вано]

Подскажите, как в verilog -е сделать задержку сигнала на половину длительности тактового импульса?

Сообщение отредактировал Вано - Jul 26 2006, 14:10

[o-henry]

Подскажите, как в verilog -е сделать задержку сигнала на половину длительности тактового импульса?

На половину длительности тактового импульса?
Или на половину периода тактового импульса?

[Вано]

Подскажите, как в verilog -е сделать задержку сигнала на половину длительности тактового импульса?

На половину длительности тактового импульса?
Или на половину периода тактового импульса?

Под длительностью имею в виду периода.

[Golikov A.]

Подскажите, как в verilog -е сделать задержку сигнала на половину длительности тактового импульса?

На половину длительности тактового импульса?
Или на половину периода тактового импульса?

Под длительностью имею в виду периода.

Если пол периода, то тогда работать не по CLK='1' and CLK'Event, а по CLK='0' and CLK'Event, ну это в VHDL, но в верилоге тоже должна быть возможность работать по падающему фронту или нет?

можно следить за состоянием сигнала по падающему фронту, и когда он станет 1, то по восходящему его обработать будет задержка как раз на полпериода.