|
Есть модуль, который принимает данные на одной частоте, отдает на другой. Оба клока (155 и 250 МГц) порождаются внутри схемы - один внутри Ethernet PHY, второй внутри PCIe-IP. Quartus выдает дикие слэки - больше 5нс, из которых около 80% приходится на clock delay (ровно 5нс, еще примерно 0.8нс - data delay). Пробовал разные констрейны, результат не меняется:
//Запихиваю длинные пути к клокам, на которые ругается Quartus, в переменные
set clk1 system|wrapper_mux_avl_2ch|phy_10gbaser_inst|...|g_fpll.altera_pll_156M~PLL_OUTP
UT_COUNTER|divclk
set clk2 system|pcie_256_dma|altera_s5_a2p|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pci
e_hip|coreclkout
//Вариант 1:
set_false_path -from [get_clocks {$clk1}] -to [get_clocks {$clk2}]
//Вариант 2:
set_clock_groups -exclusive -group {$clk1} -group {$clk2}
Подскажите, пожалуйста, что я делаю не так.
Qusrtus 14, Stratix V
|
Constraint для clock domain crossing в Altera
Nov 20 2015, 14:17
