Constraint для clock domain crossing в Altera Опции

[Winger11]

Есть модуль, который принимает данные на одной частоте, отдает на другой. Оба клока (155 и 250 МГц) порождаются внутри схемы - один внутри Ethernet PHY, второй внутри PCIe-IP. Quartus выдает дикие слэки - больше 5нс, из которых около 80% приходится на clock delay (ровно 5нс, еще примерно 0.8нс - data delay). Пробовал разные констрейны, результат не меняется:

//Запихиваю длинные пути к клокам, на которые ругается Quartus, в переменные
set clk1 system|wrapper_mux_avl_2ch|phy_10gbaser_inst|...|g_fpll.altera_pll_156M~PLL_OUTP
UT_COUNTER|divclk
set clk2 system|pcie_256_dma|altera_s5_a2p|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pci
e_hip|coreclkout

//Вариант 1:
set_false_path -from [get_clocks {$clk1}] -to [get_clocks {$clk2}]

//Вариант 2:
set_clock_groups -exclusive -group {$clk1} -group {$clk2}

Подскажите, пожалуйста, что я делаю не так.
Qusrtus 14, Stratix V

[Winger11]

Вы не корректно делаете CDC. клоки асинхронные и не кратные. Используйте FIFO/RAM.

Я, возможно, не совсем корректно выразился - в самом модуле, где происходит перетактовка, у меня, конечно же, стоит двухпортовая память.

Ваши констрейны не работают. Макроподстановка изнутри {} не выполняется. В данном случае можно писать без фигурных скобок, так как списки из одного элемента. Если нужно больше элементов, то использовать команду list:
неправильно: [get_clocks {$clk1 $clk2}]
правильно: [get_clocks [list $clk1 $clk2]]
А вообще, чтобы отчёты выглядели красиво, по возможности следует руками описать все клоки, взяв команды из листинга derive_pll_clocks.

Ещё, чуть не забыл: если вдруг значение clk1 внутри содержит пробелы, то без [list] оно будет ошибочно принято за список и неверно интерпретировано, так что на всякий случай [list] стоит использовать даже для списка из одного элемента. [list] правильно прикроет пробелы внутри clk1 эскейп последовательностями, и пробелы не будут интерпретироваться, как разделители списка.

Большое спасибо - помогло!