Переход на более высокую частоту клока Опции

[NSergeevich]

Spartan 3E xc3s500e, Verilog

Мне spi(внешний с STM) передает пакет (в проект плиса) 24бита в 1-ом байте первый бит отвечает за чтение/запись ну и т.д. адрес/дата.

Код на Verilog принимает по MOSI и соответственно отдает на MISO, вся логика тактируется клоком 25mhz

Как бороться с тем, что когда я начинаю тактировань клоком в 50мгц начинают время от времени появляться ошибки на MISO, а когда перехожу на клок 100мгц ошибки на выходе данных возникают постоянно? С чем это связанно?

[litv]

Это связано с Вами. Вопрос новичка ?
1)Нужно назначать временные констрейны в проекте и проверять их выполнение. Если не выполнятся - смотреть критические пути задержки сигнала.
2)Нужно проектировать с пониманием быстродействия лог. элементов.
3)Можно моделировать с учетом извлеченных после трассировки плис задержек.
4)Можно смотреть chipscopom внутренние узлы и понять какой элемент сбоит.

А что Вы сделали кроме veriloga ?

[NSergeevich]

Это связано с Вами. Вопрос новичка ?
1)Нужно назначать временные констрейны в проекте и проверять их выполнение. Если не выполнятся - смотреть критические пути задержки сигнала.
2)Нужно проектировать с пониманием быстродействия лог. элементов.
3)Можно моделировать с учетом извлеченных после трассировки плис задержек.
4)Можно смотреть chipscopom внутренние узлы и понять какой элемент сбоит.

А что Вы сделали кроме veriloga ?

Я вообще отлаживаюсь осциллографом, но с чипскопом тоже знаком.
Вот с временными констрейнами совсем не знаком. Всм где их назначать


Сообщение отредактировал NSergeevich - Dec 3 2015, 14:26