Переход на более высокую частоту клока Опции

[NSergeevich]

Spartan 3E xc3s500e, Verilog

Мне spi(внешний с STM) передает пакет (в проект плиса) 24бита в 1-ом байте первый бит отвечает за чтение/запись ну и т.д. адрес/дата.

Код на Verilog принимает по MOSI и соответственно отдает на MISO, вся логика тактируется клоком 25mhz

Как бороться с тем, что когда я начинаю тактировань клоком в 50мгц начинают время от времени появляться ошибки на MISO, а когда перехожу на клок 100мгц ошибки на выходе данных возникают постоянно? С чем это связанно?

[_Ivan_33]

Нужно делать констрейны.

Нужно учитывать время, которое проходит от пина плисины до регистра, оно может быть и десяток наносекунд и больше. В итоге за период в 25 МГц - 40 нс - сигнал успевает дойти и качественно защелкнуться, а на 50 МГц - 20 нс - нет.


В проекте одном помогло поставить выходные регистры в IOB, поближе к пинам. Тогда и время от пина до IOB смешное - порядка наносекунды.
Но копать нужно в сторону Static timing analysis и setup/hold входных регистров.