реклама на сайте
подробности

 
 
> Переход на более высокую частоту клока
NSergeevich
сообщение Dec 3 2015, 14:05
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 102
Регистрация: 21-01-15
Пользователь №: 84 716



Spartan 3E xc3s500e, Verilog

Мне spi(внешний с STM) передает пакет (в проект плиса) 24бита в 1-ом байте первый бит отвечает за чтение/запись ну и т.д. адрес/дата.

Код на Verilog принимает по MOSI и соответственно отдает на MISO, вся логика тактируется клоком 25mhz

Как бороться с тем, что когда я начинаю тактировань клоком в 50мгц начинают время от времени появляться ошибки на MISO, а когда перехожу на клок 100мгц ошибки на выходе данных возникают постоянно? С чем это связанно?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
_Ivan_33
сообщение Dec 3 2015, 14:30
Сообщение #2


fpga designer
****

Группа: Свой
Сообщений: 613
Регистрация: 20-04-08
Из: Зеленоград
Пользователь №: 36 928



Нужно делать констрейны.

Нужно учитывать время, которое проходит от пина плисины до регистра, оно может быть и десяток наносекунд и больше. В итоге за период в 25 МГц - 40 нс - сигнал успевает дойти и качественно защелкнуться, а на 50 МГц - 20 нс - нет.


В проекте одном помогло поставить выходные регистры в IOB, поближе к пинам. Тогда и время от пина до IOB смешное - порядка наносекунды.
Но копать нужно в сторону Static timing analysis и setup/hold входных регистров.


--------------------
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 25th July 2025 - 21:35
Рейтинг@Mail.ru


Страница сгенерированна за 0.01679 секунд с 7
ELECTRONIX ©2004-2016