Переход на более высокую частоту клока Опции

[NSergeevich]

Spartan 3E xc3s500e, Verilog

Мне spi(внешний с STM) передает пакет (в проект плиса) 24бита в 1-ом байте первый бит отвечает за чтение/запись ну и т.д. адрес/дата.

Код на Verilog принимает по MOSI и соответственно отдает на MISO, вся логика тактируется клоком 25mhz

Как бороться с тем, что когда я начинаю тактировань клоком в 50мгц начинают время от времени появляться ошибки на MISO, а когда перехожу на клок 100мгц ошибки на выходе данных возникают постоянно? С чем это связанно?

[NSergeevich]

Я думаю у меня сплошная рассинхронщина набегает из-за того, что проект собрался не на BRAM-ах

[bogaev_roman]

Я думаю у меня сплошная рассинхронщина набегает из-за того, что проект собрался не на BRAM-ах

Вы знакомы с понятием временных ограничений? Если нет, то начните с этого, хотя это уже Вам советовали пару недель назад.
Для начала пропишите ограничения в ucf файле на все входные частоты (здесь для 50МГц)

Код

NET "rx_clk_in" TNM_NET = "rx_clk_in";
TIMESPEC TS_rx_clk_in = PERIOD "rx_clk_in" 20.000 ns HIGH 50%;

Потом сделайте все переходы по данным с одной частоты на другую (CDC). После компиляции можно посмотреть, все ли частоты прописаны во временных ограничениях (tools->constraint editor для ISE) и есть ли временные ошибки (static timing для ISE).