Cyclone V HS Serial Interface Опции

[doom13]

Приветствую.
Посоветуйте высокоскоростной последовательный интерфейс для связи (полный дуплекс) между FPGA Cyclone V GX. Максимальная пропускная способность 5 Гбит/с 10 Гбит/с. На одном из устройств будет ещё задействован 10G Ethernet MAC + XAUI. Предполагается соединение устройств по цепочке

TX0 - > RX1_TX1 -> RX2_TX2 -> ...... -> RXN_10GMAC_XAUI

Нахожу следующие IP-ядра у Altera:
- Rapid IO;
- Rapid IO II;
- SerialLite II;
- POS-PHY Level 4;
- "Голый" PHY.
Ни с одним из данных ядер не работал, хотелось бы услышать советы опытных.
Спасибо.

PS:
Получится ли использовать каждый трансивер на приём и передачу для такой конфигурации?

[Алексей_1990]

Доброго времени суток! Прошу прощения, если не по адресу, но покапавшись в форуме не нашёл ничего приближенного. Подскажите, пожалуйста с помощью каких ip ядер я могу принять высокоскоростной последовательный асинхронный код? Да, и не могли бы расписать поподробнее.