Jesd204b & Cyclone V GT Опции

[Zigor]

Добрый день!

Собираю систему на Cyclone V GT Development Kit и вот такой платы АЦП http://dallaslogic.com/prod_dev-adc34j/
В качестве примера взял дизайн https://www.altera.com/en_US/pdfs/literature/an/an729.pdf с NiosII и Альтеровским Jesd IP

Настройки системы JESD

LMF 442
N 12
NP 12
K 20

Fsampling 50 MHz

Datarate 1000Mbs
Device clock 100 MHz
Sysref 2.5 MHz
Link clk 25 Mhz
Frame clk 50 MHz

Приемник не переходит в фазу ILA,
вываливает ошибки

SYSREF период
и
PHASE Compensation FIFO Empty

Частоту Sysref пробовал ставить 1.25Мгц - та же ошибка
Если link clk поднять до 50Мгц то ошибка PHASE Compensation FIFO Empty пропадает, но 50Мгц противоречит расчетам из datasheet (1000 / 40).

С Jesd да и с трансиверами опыта работы не было - что можно предпринять для отладки?

[DmitryR]

При частоте дискретизации 100МГц возможна только настройка 20х, а у вас похоже 40х стоит (раз вы 1000/40 считаете). NP (N') соответственно должно быть 20, K в АЦП - 9 вроде по умолчанию.

Также я вижу что дизайн, который вы используете, предназначен для Arria10. JESD для CycloneV появился только в 15.1 вроде.

[Zigor]

При частоте дискретизации 100МГц возможна только настройка 20х, а у вас похоже 40х стоит (раз вы 1000/40 считаете). NP (N') соответственно должно быть 20, K в АЦП - 9 вроде по умолчанию.

Также я вижу что дизайн, который вы используете, предназначен для Arria10. JESD для CycloneV появился только в 15.1 вроде.

Link Clk == Lane_Data_Rate / 40 - согласно даташиту ядра от Альтеры
В АЦП сериализация 20х, частота сэмплирования 50 * 20 == 1000
К меняю на 20 и в АЦП и я ЯДРЕ, это не воспрещается)))

[DmitryR]

Если вы полностью разобрались в настройках - поставьте SignalTap сразу после трансивера и посмотрите, что там происходит.