Особенности логики, Вопросы по проектированию RTL Опции

[drozel]

Добрый день. Пытаюсь адаптировать свой verilog, проверенный на fpga, для реализации в кремнии.
Периодически возникают те или иные вопросы, ответ на которые хочется найти тут, у спецов.
Первый вопрос:

Представим 8-разрядный счетчик, считающий по клоку. По достижению им числа 100 нужно переключиться в режим 1, по достижению 200 - в режим 2 и остаться в нем до сброса.
Раньше, в ПЛИС (в связи с избыточностью ячеек), я бы сделал так:

Код

reg [7:0]cnt;
always @(posedge clk, negedge nrst)
begin
    if (~nrst) cnt <= 0;
    else begin
        if(cnt<200) cnt <=cnt + 1'b1;
    end
end

always @*
begin
    if(cnt<100) mode <= 0;
    else if(cnt <200) mode <= 1;
    else mode <= 2;
end

Теперь, представляю, во что выльется этот код: синтезатор реализует 3 компаратора (причем для определения диапазона) из простых элементов для декодирования значения счетчика. Думаю, как упростить схему. Рождается код:

Код

reg [7:0]cnt;
always @(posedge clk, negedge nrst)
begin
    if (~nrst) begin
        cnt <= 0;
        mode <= 0;
    end
    else begin
cnt <= cnt+1;
        if(cnt==100 || cnt==200) mode <= mode+1;
    end
end

Тут уже компарирование не диапазона, а конкретных значений, зато логика mode становится синхронной.
Проверил в DC - действительно, экономия по площади и кол-ву ячеек - почти в 2 раза.
Не имеет ли второй вариант каких-то подводных камней?

Сообщение отредактировал drozel - Dec 17 2015, 11:51

[drozel]

1. А если поменять "if(cnt<200) cnt <= cnt + 1;" на "if(mode != 2) cnt <= cnt + 1'b1;"?

Попробовал. Ожидаемо уменьшилось кол-во гейтов: теперь на входе каждого регистра-счетчика - по мультиплексору 2 в 1. На вход управления приходит mode[1]. Т.е. по сравнению с предыдущим вариантом просто упростилась логика определения условия остановки. Спасибо за идею.

Я бы еще посоветовал всегда полностью прописывать разрядности шин. Потому как то, что Вы не указали явно, синтезатору приходится додумывать. А чем больше он додумывает, тем больше шанс, что сделает неверно

Я на FPGA частенько напарывался на такую глупую ошибку: есть готовый модуль с шиной на выходе

Код

module mod1(
input [7:0]a,
output c,
output [7:0]b);

используешь его в проекте, пишешь

Код

mod1 mod(
.a(a),
.c(c),
.b(b);

а a,b,c - не объявлены заранее. Синтезатор создает их сам, только все шириной 1 бит. Потом только в RTL или в симуляции докапываешься, в чем дело.
Тогда я принял за правило писать .b(b[7:0]) - так, если она не объявлена, синтезатор хотя бы ругнется.
Потом пришел более опытный товарищ (гораздо более опытный) и сказал, что такое написание бъет по глазам - будто бы я только часть шины b подключил к этому блоку.

[masics]

а a,b,c - не объявлены заранее. Синтезатор создает их сам, только все шириной 1 бит. Потом только в RTL или в симуляции докапываешься, в чем дело.

Есть замечательная директива

Код

`implicit_nettype none