Передача большого потока, Передача большого потока из платы в плату Опции

[Anton1990]

Всем добрый день.
Есть две платы (точнее будут - сейчас стадия разработки) на каждой из них ПЛИС Virtex 6. Необходимо из одной платы передать данные в другую. Расстояние пол метра. Поток представляет из себя параллельный код 16 бит на тактовой частоте 200 МГц. Я так понимаю нужно применять GTH или что-то в этом роде? Или использовать просто хороший коаксиальный шлейф? Шлейф вроде легко, но это на первый взгляд. Да и дорог он очень. В общем порекомендуйте что хорошее. Заранее спасибо за ответы.

[doom13]

Про АЦП Вы не ответили, это LTC2193???

[Алексей_1990]

Про АЦП Вы не ответили, это LTC2193???

Да, именно. Прошу прощения.

Попробовал в топ модуле подправить, компилятор ругается.

[doom13]

Попробовал в топ модуле подправить, компилятор ругается.

Возможно ещё что-то завязано на эти параметры.

Да, именно. Прошу прощения.

Тогда тут не нужен внешний трансивер. Для приёма достаточно завести все сигналы АЦП в FPGA (линии данных канала АЦП для 4-line mode и тактовую АЦП DATA CLOCK OUT) и при максимальной частоте тактирования АЦП 125 MHz получится всего 500 Mbps на линию. Для 800 Mbps от канала АЦП можно использовать 2-line mode (а если FPGA держит приведённые выше характеристики, то будет достаточно и 1-line mode).
PS:
ALT_LVDS вполне подходит.

[Алексей_1990]

Возможно ещё что-то завязано на эти параметры.


Тогда тут не нужен внешний трансивер. Для приёма достаточно завести все сигналы АЦП в FPGA (линии данных канала АЦП для 4-line mode и тактовую АЦП DATA CLOCK OUT) и при максимальной частоте тактирования АЦП 125 MHz получится всего 500 Mbps на линию. Для 800 Mbps от канала АЦП можно использовать 2-line mode (а если FPGA держит приведённые выше характеристики, то будет достаточно и 1-line mode).
PS:
ALT_LVDS вполне подходит.

А в этом случае, не проясните ли мне почему в altlvds_rx максимальный возможный фактор дессериализации равен 10? Как я понимаю, чтобы принять 16битную последовательность нужно поставить каскадно два приёмника по 8 бит

[doom13]

А в этом случае, не проясните ли мне почему в altlvds_rx максимальный возможный фактор дессериализации равен 10? Как я понимаю, чтобы принять 16битную последовательность нужно поставить каскадно два приёмника по 8 бит

У Вашего АЦП есть режимы 4-line/2-line/1-line mode, где фактор десериализации будет соответственно 4/8/16 (вот только 16 выбрать не получится, тут только если делать свой приёмник). Используйте 4-line mode, чтоб можно было работать на максимальной частоте тактирования АЦП.

[Алексей_1990]

У Вашего АЦП есть режимы 4-line/2-line/1-line mode, где фактор десериализации будет соответственно 4/8/16 (вот только 16 выбрать не получится, тут только если делать свой приёмник). Используйте 4-line mode, чтоб можно было работать на максимальной частоте тактирования АЦП.

Так вот задача то и заключается в принятии сигнала по 1 линии.

[doom13]

Так вот задача то и заключается в принятии сигнала по 1 линии.

Если учесть, что согласно даташиту на ALTLVDS_RX:

In Cyclone series, the SERDES circuitry is always implemented in logic cells.

то, как вариант, можно попробовать сделать свой приёмник для Вашего случая. Когда-то давно делал такое, а потом нашёл ALTLVDS_RX, который работает намного лучше. В настоящей системе используется ALTLVDS_RX, который принимает 800 Mbps с одной линии, так что пробуйте.