а можно чуть поподробнее, в чем задача, или зачем всё это?
а то мне всё больше приходилось принимать на clock-capable 622 MHz 16 бит, при помощи BUFR /4 делать из них 155 MHz, и при помощи DC FIFO вынимать 64 бит, чтобы потом как-то с ними на приемлемых и сходящихся времянках работать.
а так вообще - переводим через CDC медленную частоту вверх, получаем, в зависимости от делителя 1100110011001100, или 111100001111000011110000 на быстрой, а дальше дело техники. проблема здесь в том, что даже с кратными частотами нельзя исключать влияния нестабильностей (температурные, техпроцесса и прочие) и делать вид, что метастабильности возникнуть не может в принципе и у вас всегда будет монотонная последовательность 0-1-2-3-4-5-6-7.
--------------------
провоцируем неудовлетворенных провокаторов с удовольствием.
|