Как узнать у кратных частот номер такта относительно медленной частоты? Опции

[MegaVolt]

Есть две кратные частоты сформированные от одной тактовой. Делители например на BUFR. Например соотношение частот 2. F2=2*F1. Как определить номер такта быстрой частоты относительно медленной?

F1=0011223344556677
F2=0101010101010101

Простейшее решениее подать медленную частоту на вход данных триггера и протактировать второй не прокатывает потому что фронты каждый второй такт совпадут и будет бардак.

Вариант 1: ставим Т триггер на быструю частоту и полученную последовательность тактируем медленной частотой.
Вариант 2: ставим T триггер на медленную частоту и выделение фронтов на быстрой.

Это велосипеды изобретённые на коленке за пару минут. А как правильно это называется (для гугла) и как принято подобное делать?

[RobFPGA]

Приветствую!

...
Простейшее решениее подать медленную частоту на вход данных триггера и протактировать второй не прокатывает потому что фронты каждый второй такт совпадут и будет бардак.
...

Почему столь категоричное утверждение?
Вполне рабочая схема для синхронных клоков. Естественно при этом надо учитывать задержку между буфером F1 и D входом триггера.

...
Боюсь это не то место которое нужно делать глядя на симулятор.
...

Вобще все как раз и нужно проверять сначала в симе! Сначала functional а затем и post-place&route с учетом реальных задержек по SDF annotation . Простенький тестовый модуль с парой буферов и парой тригеров не займет много времени на P&R и прогон сима.

Успехлв! Rob.

[MegaVolt]

Вполне рабочая схема для синхронных клоков. Естественно при этом надо учитывать задержку между буфером F1 и D входом триггера.

Чисто теоретически должно работать. А практически кто проконтролирует время сетап-холд? Или раскладчик поймёт всё правильно и я зря парюсь?

Вобще все как раз и нужно проверять сначала в симе! Сначала functional а затем и post-place&route с учетом реальных задержек по SDF annotation . Простенький тестовый модуль с парой буферов и парой тригеров не займет много времени на P&R и прогон сима.

Симуляция не может являться гарантией работоспособности изделия. Т.е. аргумент про то что у меня всё в симуляторе работает совершенно не аргумент.

Аргументом может являться только верное схемотехническое решение подкреплённое цифрами из даташита. Особенно если речь идёт про начальные условия. Иначе есть шанс поиметь схему которая будет от разводки к разводке работать по разному.

Напрмер банальное. Глобальный ресет приходит на триггеры не одновременно. И соответственно есть шанс что часть триггеров уже сработают а вторая половина ещё в ресете. Если схемотехнически не обеспечить правильный ресет то схема будет с особенностями. Причём конкретную раскладку можно отсимулить и увидеть эти особенности. Но со следующей всё придётся делать заново.

[Кoнстантин]

Напрмер банальное. Глобальный ресет приходит на триггеры не одновременно. И соответственно есть шанс что часть триггеров уже сработают а вторая половина ещё в ресете. Если схемотехнически не обеспечить правильный ресет то схема будет с особенностями. Причём конкретную раскладку можно отсимулить и увидеть эти особенности. Но со следующей всё придётся делать заново.

То, что происходит в схеме между фронтами тактовой частоты - вас волновать по идее не должно. Вы же цифровым дизайном занимаетесь, а не аналоговым. Роутер постарается развести так, чтобы К СЛЕДУЮЩЕМУ фронту клока на выходе всех регистров был годный результат. Именно для этого пишутся констрейнты, в которых явно прописываются частоты и нестабильности клоков. Если времянка сошлась, схема БУДЕТ работать на этой частоте.

Чисто теоретически должно работать. А практически кто проконтролирует время сетап-холд? Или раскладчик поймёт всё правильно и я зря парюсь?

Вот, это правильные слова! Нужно написать XDC constraints - и сетапы-холды будут проверены автоматически, и даже репорт будет генериться на каждую реинкарнацию дизайна.

Сообщение отредактировал Кoнстантин - Jan 6 2016, 06:26

[MegaVolt]

То, что происходит в схеме между фронтами тактовой частоты - вас волновать по идее не должно. Вы же цифровым дизайном занимаетесь, а не аналоговым. Роутер постарается развести так, чтобы К СЛЕДУЮЩЕМУ фронту клока на выходе всех регистров был годный результат. Именно для этого пишутся констрейнты, в которых явно прописываются частоты и нестабильности клоков. Если времянка сошлась, схема БУДЕТ работать на этой частоте.

Я говорил про начальные условия. Когда внутренний глобальный ресет плисины привязан совершенно не к той частоте на которой работает сама схема. В результате имеем асинхронный сброс который ещё и skew имеет. В результате если не сделать правильную схему сброса мы получим любопытный фокус. Часть триггеров уже выйдут из реста и увидят клок. А часть ещё будет в ресете.

Например мы имеем регистр защёлку который имеет два бита. Предположем что он сбрасывается в ноль и на входе у него единицы. Чисто по цифровому дизайну у него по включению должно быть 00 а через 1 такт на выходе должно быть 11. Но если у нас не сделана схема корректного сброса то мы имеем шанс получить на выходах вот такую последовательность: 00 -> 01 -> 11. Более того скажу что это эффект отлично симулиться при симуляции уже разложенной схемы.

Вот, это правильные слова! Нужно написать XDC constraints - и сетапы-холды будут проверены автоматически, и даже репорт будет генериться на каждую реинкарнацию дизайна.

А вот тут поподробнее. Какие дополнительные констрейны нужно прописать? Ведь формально если мы указали тактовую на выходе до делителей всё остальное вычисляется. Хватит ли раскладчику одного таймспека на частоту или нужно ещё что-то?