Управляемый делитель тактовой частоты(клоков) Опции

[shamrel]

Приветствую!
В системе есть тактовая частота Fclk = 200МГц. От этой частоты нужно тактировать АЦП, ЦАП и цепочки фильтров. Причем, частота выборки устанавливается из вне (передается параметр) и может быть любой из Fclk/N , где N -- целое число 16-битное число (включая 1).
Как можно это сделать? Делитель на счетчике с загрузкой? Выход не будет синхронным с основной частотой, да и минимальный коэффициент деления 2, а нужно 1 (нет деления). Использовать перестраиваемый PLL? Сильно громоздко получается (в Altera), или может я не до конца разобрался как это сделать. Или смириться с асинхронностью схемы?

[Dmitriyspb]

Приветствую!
В системе есть тактовая частота Fclk = 200МГц. От этой частоты нужно тактировать АЦП, ЦАП и цепочки фильтров. Причем, частота выборки устанавливается из вне (передается параметр) и может быть любой из Fclk/N , где N -- целое число 16-битное число (включая 1).
Как можно это сделать? Делитель на счетчике с загрузкой? Выход не будет синхронным с основной частотой, да и минимальный коэффициент деления 2, а нужно 1 (нет деления). Использовать перестраиваемый PLL? Сильно громоздко получается (в Altera), или может я не до конца разобрался как это сделать. Или смириться с асинхронностью схемы?

Я делал это достаточно просто. АЦП и ЦАП тактируются максимальной частотой, а содержимое регистров АЦП и ЦАП обнавляются с различной (программируемой) частотой. Т.о. такты я не трогаю - это глобальные цепи с постоянным с фиксированной частотой.

Вот частота обновления входного (для АЦП) регистра и выходного (для ЦАП) регистра и задают период дискретизации.

Нарисую времянки

__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__/'''\__ Fclk = 200МГц

_/''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''''' CLOCK ENABLE для регистров АЦП и ЦАП для N = 1;

__/''''''''\____/''''''''\____/''''''''\____/''''''''\____/''''''''\____/''''''''\____/''''''''\____/ CLOCK ENABLE для регистров АЦП и ЦАП для N = 2;

__/''''''''\_________/''''''''\________/''''''''\________/''''''''\_________/''''''''\____ CLOCK ENABLE для регистров АЦП и ЦАП для N = 4;



ПРАВДА ЭТО ВАМ НАВЕРНОЕ НЕ ПОДОЙДЕТ=)))) ТУТ ДЕЛИТЕЛЬ КРАТНЫЙ 2

Ставьте внешню целочисленную PLL и управляйте её настройками.

ИМХО, это единственный надежный вариант.

В ПЛИС системная частота должна быть постоянная.

[shamrel]

Vascom, имхо, мультиплексор внесет трудно прогнозируемую задержку. Особенно, если учесть, что исходные клоки (делитель 1) и клоки, после делителя (делитель на 2 и более) имеют всяко разную задержку. Да даже в идеале фаза будет смещена на 180.

Dmitriyspb, спасибо! Что-то похожее крутилось в голове, но не могло сформироваться! Собственно, делитель не кратный 2, думаю, не составит труда сделать. Главное, что б на выходе длительность разрешающего импульса была равна периоду задающего такта.

Внешний PLL -- наверное хорошо, но бюджет устройства крайне ограничен. Каждую лишнюю точку пайки считают.

P.S.: Dmitriyspb, отдельное вам спасибо, за то, что показали как в ASCII на диаграмме единичку рисовать, а то я все символом 'T'

[Dmitriyspb]

Главное, что б на выходе длительность разрешающего импульса была равна периоду задающего такта.

Если правильно сделаете формирователь импульсов, то все будет ровненько стоять

То есть свой внешний клок 200МГц заводишь на PLL, с неё берёшь тоже 200МГц и с ним уже работаешь. Все задержки будут выровнены и выставлены как надо. Мультиплексоры тоже не обычные а специальные клоковые используешь. Я так не помню как примитив называется, но он точно есть.

Не знаю про такой способ... Если это действительно можно, тогда хорошо. Но я бы так не стал делать

Просто с постоянной частотой значительно надёжнее.

Любое устройство должно работать надежно=))))))))

[Vascom]

Не знаю про такой способ... Если это действительно можно, тогда хорошо. Но я бы так не стал делать

Это единственный нормальный способ, если требуется от внешнего клока формировать ещё какие-то клоки, даже статически. PLL, подкручивая фазу, позволяет почти не заботиться о задержках клока от пина. Это сильно помогает разводить сложные проекты на высокой частоте.