Cyclone V. Насколько корректно получать тактовые, сигналы для проекта с выходов счетчика ? Опции

[kovigor]

Есть проект, в котором, в зависимости от положения пары переключателей должна меняться частота тактирования. Эталонный тактовый сигнал (CLK) подается на предназначенную для этого ножку и идет
на счетчик, на выходах которого формируются сигналы с частотами CLK/2, CLK/4 и CLK/8. Проект компилируется и работает, но меня одолевают сомнения в корректности такого решения. Прокомментируйте, пожалуйста ...

[Bad0512]

Есть проект, в котором, в зависимости от положения пары переключателей должна меняться частота тактирования. Эталонный тактовый сигнал (CLK) подается на предназначенную для этого ножку и идет
на счетчик, на выходах которого формируются сигналы с частотами CLK/2, CLK/4 и CLK/8. Проект компилируется и работает, но меня одолевают сомнения в корректности такого решения. Прокомментируйте, пожалуйста ...

По умолчанию такая схема - источник непрерывного геморроя. По разным причинам.Гораздо проще и правильнее на счётчике формировать стробы CE, а жить при этом на исходной тактовой. При этом не надо вручную описывать сгенерированные клоки, не будет проблем с ресурсом тактовых деревьев, единственный вопрос, который постоянно мусолится - некоторые утверждают что в данном случае (прореженные CE на исходно высокой тактовой) энергопотребление будет выше. Однако детальных исследований на эту тему ИМХО никто так и не проводил.

[des00]

По умолчанию такая схема - источник непрерывного геморроя. По разным причинам.Гораздо проще и правильнее на счётчике формировать стробы CE, а жить при этом на исходной тактовой.

да не факт. с чего она будет гемороем, если поделил тактовую, зароутил на глобальный буфер и работаешь на нем как на асинхронном(это важно), от остальной схемы клоке.

А с СЕ может потребоваться полная переписка большей части проекта, если изначально это не было заложено в код (сигнал clkena), да и констрейнить это потом надо мультициклами по дереву, да и синтезатор сам себе на уме, не факт что в LAB clkena вход триггеров задействует, может на логике все залабать.

Каждый из вариантов имеет право на жизнь, но нужно понимать последствия.

[Bad0512]

если поделил тактовую, зароутил на глобальный буфер и работаешь на нем как на асинхронном(это важно), от остальной схемы клоке.

Если клок асинхронный (объявлен асинхронным) относительно базового (который делим счётчиком) то при переходе из одного домена в другой (а такие места наверняка будут - иначе зачем вообще морочиться с разными доменами?) возникнет место неконтролируемого тайминг аналайзером перехода с непредсказуемыми последствиями.
Если клок описать синхронным, то там тоже свои проблемы есть в виде фазовой разбежки между фронтами клоков (которая получается именно из-за деления на логике). Эта фазовая задержка часто приводит к невозможности соблюсти слаки по холду.
В общем и целом, кругом разложен ровный слой мелких граблей. А всё потому, что gated clock - абсолютное зло!
Справедливости ради надо отметить, что в случае с Clock Enable тоже есть пара проблемных моментов (типа адского fanout по цепи CE, что приводит к проблемам в тайминге). Но ИМХО эти проблемы решить проще, чем в случае gated clock.

[des00]

(а такие места наверняка будут - иначе зачем вообще морочиться с разными доменами?)

Например есть кучка медленных уартов на частоте 20МГц, когда вся система хлопает на 200. Или например совершенно отдельный микроб со своими задачами стоит, на частоте 48МГц, а все остальное работает на 192. Вариантов масса, на всех PLL не напасешься.

возникнет место неконтролируемого тайминг аналайзером перехода с непредсказуемыми последствиями.

правила CDC не вчера были придуманы.

Если клок описать синхронным, то там тоже свои проблемы есть в виде фазовой разбежки между фронтами клоков (которая получается именно из-за деления на логике). Эта фазовая задержка часто приводит к невозможности соблюсти слаки по холду.

Правильно. И в итоге все равно достается из котомки решений по CDC вариант с фифо с раздвижкой указателей на половину, глубина которого посчитана исходя из соотношений клоков. Т.е. решение по прежнему асинхронное.

В общем и целом, кругом разложен ровный слой мелких граблей. А всё потому, что gated clock - абсолютное зло!

Рождение постоянного клока на счетчике-делителе != gated clock.

[ilkz]

... фифо с раздвижкой указателей на половину ...

А можно вот тут подробнее? Впервые слышу. Мне всегда казалось что фифо это просто два тактово независящих друг от друга указателя (указатель rd, который всегда "догоняет" указатель wr, но не обгоняет его). Ну естественно, они развязаны через cdc друг относительно друга.

Сообщение отредактировал ilkz - Jan 26 2016, 06:05

[des00]

А можно вот тут подробнее? Впервые слышу. Мне всегда казалось что фифо это просто два тактово независящих друг от друга указателя (указатель rd, который всегда "догоняет" указатель wr, но не обгоняет его). Ну естественно, они развязаны через cdc друг относительно друга.

Так оно и есть. просто к обычному фифо довешивается логика что в случае переполнения/опустошения указатели принудительно разводятся на половину глубины. Я называю такие фифо потоковыми. Если скорости потоков равны(за счет тактовых или стробов тактовых), но могут дрожать по фазе, это самое то для переходов.