Декодирование FLDPC Опции

[maratz]

Здравствуйте, пытаюсь построить универсальный декодер fldpc кодов. Имеются разные значения длины кодовых слов и относительных скоростей. Написал декодер для длины кода 256 и скорости 1/2 (min-sum). Возникла проблема приведения сигнала 2/3 к скорости 1/2 - то есть вставке выколотых символов. Это нужно для того, чтобы декодировать одной матрицей независимо от скорости. Есть ли вообще возможность проведения такой процедуры?

[maratz]

Имеются в виду турбоподобные коды - то есть RA(repeat accumulate) коды. В статье "New class of turbo-like codes with universally good performance and high-speed decoding" говорится, что можно их декодировать и как LDPC-коды, и как систематические турбокоды, и что кодер работает как турбокодер.
Также эти коды упомянуты в 802.16-2012.

Реализация MSA на ПЛИС фактически сводится к описанию матрицы, поэтому под каждую вариацию блок/скорость писать не вариант. Вопрос стоит в следующем: существует ли вообще возможность вставить выколотые биты для декодирования всех скоростей канонической матрицей 1/2?

PS. Я б прикрепил статью, но она весит 6.5 метров, если что - пишите письма.

[Mogwaika]

Имеются в виду турбоподобные коды - то есть RA(repeat accumulate) коды. В статье "New class of turbo-like codes with universally good performance and high-speed decoding" говорится, что можно их декодировать и как LDPC-коды, и как систематические турбокоды, и что кодер работает как турбокодер.
Также эти коды упомянуты в 802.16-2012.

Реализация MSA на ПЛИС фактически сводится к описанию матрицы, поэтому под каждую вариацию блок/скорость писать не вариант. Вопрос стоит в следующем: существует ли вообще возможность вставить выколотые биты для декодирования всех скоростей канонической матрицей 1/2?

Там случайно проверочная матрица не для 4/5 самая большая, включает H(2/3), а та содержит H(1/2) как в ccsds LDPC кодеках?
Но там не все комбинации скоростей (1/2 - 4/5) и размеров подматриц (128 - 8192) проверочной матрицы используются.