Группа: Участник
Сообщений: 156
Регистрация: 15-04-10
Пользователь №: 56 673
Ситуация у меня обычная, переписал чужой старый проект на Verilog из схематика. Была ПЛИС XC3090 стала spartan6 lx16. Сборка проекта проходит все стадии без предупреждений и ошибок. При конфигурации ПЛИС вижу program fail, сигнал DONE поднимается и падает. Думал проблема в JTAG, пихнул в ПЛИС другую тестовую прошивку все работает. Старую прошивку переписывал почти в лоб и не приходя в сознание, заменил только: 1. BUFE на мультиплексоры 2. Вывод частот сделал через ODDR 3. Входные триггеры, которые работали аля always @(posedge ADR_W9), где ADR_W9 формировался как Gated clock с дешифратора шины адреса, заменил на always @(negedge TMSCLKOUT) if (ADR_W9 & !IOSTROBE). Плис висит на общей шине адреса и данных с TMS320, т.е в проекте имеются IO порты, в случае коллизии выход на выход может происходить моя ситуация? Что может еще приводить к такой ситуации как у меня? Приму любые советы, критику. Я пока смотрю в сторону полного разбора схемы...
Ситуация у меня обычная, переписал чужой старый проект на Verilog из схематика.
Убираем проект весь, кроме входа от генератора частоты. Все выходы ставим в неактивное состояние, те что к процессору - в 3-е состояние. Добавляем в проект счетчик и его старший разряд - на светодиод или на разъем... И учимся этот проект грузить... Когда научимся, то частями туда переносим то, что Вы написали. И смотрим, на какой части перестанет жить... Удачи!
Проблемы с конфигурированием spartan 6, Операция рога и копыта
Feb 11 2016, 07:16
