Разводка шин с параллельными подключениями, 66-133MHz, куча проводников, шлейфы, SSRAM, CPLD, ATSAM Опции

[void F()]

Добрый день, уважаемые. Прошу вашей помощи в непростой задаче.
Дана ПП двухслойная с шиной, где частота передачи варьируется от 66-133MHz. Я завершил лишь часть разводки:



Дело в том, что эти проводники подходят и к CPLD, и к SSRAM, и к коннекторам, которые подключат другие три платы короткими шлейфами.
Я постарался избегать прямых углов и переходных отверстий, но последних получается 2-4 на линию. По расчетам длина линии не должна превышать 112мм иначе возникнут серьезные отражения (1/20 длины волны).



Вот путь управляющего сигнала типа WE/OE. Показан наихудший случай.



Тактовый сигнал я пропустил аккуратно без отверстий. Но возможно это бессмысленно, тк. частота каждой линии может быть ~ тактовой.



Собственно вопросы следующие:

1) Можно ли обойтись без терминирующих резисторов на концах (крайне сложно реализовать)? Длина проводников близка к максимальной 112мм (для 133MHz).
2) Поможет ли хоть как-нибудь последовательное согласование рядом с микроконтроллером?
3) Необходимо ли устанавливать буферы на остальных платах, к которым эта ПП будет подсоединена шлейфами?
4) Заработает ли что-нибудь работать на текущий момент разработки?

PS: PDF с разводкой имеется...  PCB1_01.pdf ( 258.28 килобайт ) Кол-во скачиваний: 249

PSS: Распишу подробнее, если необходимо.

[void F()]

Спасибо за советы.
Простите, что не описал ситуацию относительно соблюдения правил помехоустойчивости.
Я имел в виду минимальные требования к ПП, чтобы та заработала, пускай даже без устойчивости к шерстяным кофтам. (это и будет функционирующий макет)

посмотрите стандарт comрact PCI это ваш случай.

Да, действительно похоже. Насчет верхнего предела частоты (133MHz) - это лабораторный идеал, склоняюсь к 66 при тактовой 133.

Соглашусь с Corvus, shf_05, правильный дизайн платы лежит за пределами 2 слоев. Но:

Т.е. как лучше решать дилемму - уступить ПЛИСоводам (при этом длина линий под 100мм) или держать длины линий строго по стандарту?
PCI32/33MHz.

Действительно, у ПЛИС-оводах в экспериментальных проектах нарушен не один стандарт проектировки ВЧ платы, однако, результат удовлетворяет требования задуманного.

Вначале не сообразил что там еще 2 разъема с шлейфами... 133 Мгц в таком случае это утопия, в лучшем случае 33 как в PCI.

Вот если бы не эти три разъема (их больше двух), вопросов у меня бы не было. Неужели 6 см этого чуда все испортят?

На ваши скриншотах разводка отсутствует как явление- а изображен на них либо продукт случайных игрищ с псб редактором, либо попросту какая-то странная халтура.

EvilWrecker, то, что вы написали не добавляет никакой информации.
В чем странность этой "халтуры"? Это то Т-образное присоединение ПЛИС? Я исключил все "извивания" дорожек или этого не стоило делать?
Полагаясь на принцип "прямее и проще" при расположении компонентов и прокладки шин, я не улучшаю ВЧ характеристики?

Сообщение отредактировал void F() - Feb 11 2016, 18:30