Реализация полифазного интегратора Опции

[_Anatoliy]

Коллеги,помогите найти решение.На картинке вверху изображён обычный интегратор,внизу - его полифазная реализация.Сразу бросается в глаза большое дерево сумматоров по входному сигналу.Как следствие на нужной частоте эта схема в FPGA не работает.Как правильно конвееризировать это дерево сумматоров не нарушая при этом логику работы схемы?Очень мешает обратная связь,она вносит рекурсию...Вообще в принципе это решаемо?

Эскизы прикрепленных изображений

 

[thermit]

Четные отсчеты и нечетные фильтруются параллельно фильтрами с H(z) = 1 / (1 - a^2 * z^-1); Получаем y1(n), y2(n)

Четный выход формируется как y1(n)+a*y2(n-1)
Нечетные - y2(n)+a*y1(n)

Сообщение отредактировал thermit - Feb 17 2016, 14:25

[_Anatoliy]

Четные отсчеты и нечетные фильтруются параллельно фильтрами с H(z) = 1 / (1 - a^2 * z^-1); Получаем y1(n), y2(n)

Четный выход формируется как y1(n)+a*y2(n-1)
Нечетные - y2(n)+a*y1(n)

Спасибо за ответ! Пока взял а = 1. Да,для z^-1 по вашим формулам всё работает замечательно,но для z^-2 всё валится.
На картинке сверху реализация для z^-1
На картинке снизу реализация для z^-2
Может я чего не так сделал? Кстати,для нечётного канала никакая задержка на такт не нужна

Эскизы прикрепленных изображений