Реализация полифазного интегратора Опции

[_Anatoliy]

Коллеги,помогите найти решение.На картинке вверху изображён обычный интегратор,внизу - его полифазная реализация.Сразу бросается в глаза большое дерево сумматоров по входному сигналу.Как следствие на нужной частоте эта схема в FPGA не работает.Как правильно конвееризировать это дерево сумматоров не нарушая при этом логику работы схемы?Очень мешает обратная связь,она вносит рекурсию...Вообще в принципе это решаемо?

Эскизы прикрепленных изображений

 

[thermit]

Понятно. Проще некуда.
Четные и нечетные отсчеты фильтруются параллельно фильтрами H(z) = 1 / (1 - a*z^-1). Все.

Или распараллелить на 4 фазы

Прикрепленные файлы

 parallel_vs_serial_4ph.mdl.zip ( 12.12 килобайт ) Кол-во скачиваний: 9

 

[_Anatoliy]

Понятно. Проще некуда.
Четные и нечетные отсчеты фильтруются параллельно фильтрами H(z) = 1 / (1 - a*z^-1). Все.

Или распараллелить на 4 фазы

Странно, но я же уже делал параллельно фильтры H(z) = 1 / (1 - a*z^-1), о чём сообщал выше и выход с этих фильтров сравнивался с эталонным фильтром работающем на основной частоте. Эталонный фильтр имел H(z) = 1 / (1 - a*z^-1) и все данные совпадали. Не может же эта самая схема выдавать отклик совпадающий и с эталонным фильтром H(z) = 1 / (1 - a*z^-2)???