АЦП ADS42LB49/69, QDR режим, как использовать FRAME Опции

[GAYVER]

собственно не могу сообразить - есть ли какой то скрытый смысл в этом сигнале, кроме как разделение старшей-младшей части принятого слова. Может есть какие хитрости связанные с ним - для калибровки, или еще для чего. А может я и с "разделением" ошибся...

Эскизы прикрепленных изображений

 

[Алга]

Нет,
Altera похоже автоматизировала этот процесс, ее ядро. Значит ALTERA здесь лучше подумала.
У Xilinx этот процесс калибровки не автоматизирован- делай сам вручную! О чем я и пишу.
Твой самопальный автомат (или заимствованный из какого-нибудь проекта) будет делать эти калибровки.

Подозреваю, что у Altera может быть эти калибровки идут постоянно,
динамически подстраиваясь под изменения температуры, питания и тд. Tе динамическая подстройка

У Xilinx также имеется форум и поиск по ключевым словам iserdese, bitslip xapp585, и тд работает

[GAYVER]

Подозреваю, что у Altera может быть эти калибровки идут постоянно,
динамически подстраиваясь под изменения температуры, питания и тд. Tе динамическая подстройка

то же самое я и делал, только для ддр режима у ацп-ки. при этом xapp-ы не читал . первоначальная подстройка по включению питания, плюс возможность подстройки в любой момент - только дернуть соответствующую ногу у моего контроллера. а ее можно было дернуть при определенном значении температуры (контроллер под внешний температурный датчик тоже я делал ), либо же блок управления мог по таймеру или по еще какому прерыванию это сделать. а вот с qdr-ом что то затупил - и кристалл поменялся и требования повыше...

[Timmy]

то же самое я и делал, только для ддр режима у ацп-ки. при этом xapp-ы не читал . первоначальная подстройка по включению питания, плюс возможность подстройки в любой момент - только дернуть соответствующую ногу у моего контроллера. а ее можно было дернуть при определенном значении температуры (контроллер под внешний температурный датчик тоже я делал ), либо же блок управления мог по таймеру или по еще какому прерыванию это сделать. а вот с qdr-ом что то затупил - и кристалл поменялся и требования повыше...

Подстройка выравнивания клока и данных может выполняться непрерывно, для этого клоковый вход подключается к SERDES, как обычная линия данных, и тактируется собой же через IDELAY, в аппнотах это описано подробно.

[GAYVER]

Подстройка выравнивания клока и данных может выполняться непрерывно, для этого клоковый вход подключается к SERDES, как обычная линия данных, и тактируется собой же через IDELAY, в аппнотах это описано подробно.

только я не соображу как потом распределяются эти частоты. задача - собрать данное на ИСЕРДЕСЕ в режиме MEMORY Interface Type. На ИСЕРДЕСЕ клоки ЦЛК, ОЦЛК, ЦЛКДИВ. Соответственно как я понимаю:
ДЦЛК = ЦЛК
BitClk_MonClkOut = ОЦЛК
BitClk_RefClkOut = ЦЛКДИВ

в этом случае выполняются все требования - фронты ЦЛК и ОЦЛК разнесены и не получится попадания на момент переключения, и ОЦЛК с ЦЛКДИВом выровнены по фазе.

вот только не знаю - можно ли с выхода ЛВДС буфера так растянуть нетку на ИОДЕЛЕЙ, ИСЕРДЕС (Д вход в этом же пине) и как синхру на ИСЕРДЕС в другом пине

Эскизы прикрепленных изображений

 

[Timmy]

вот только не знаю - можно ли с выхода ЛВДС буфера так растянуть нетку на ИОДЕЛЕЙ, ИСЕРДЕС (Д вход в этом же пине) и как синхру на ИСЕРДЕС в другом пине

А зачем тянуть выход LVDS буфера прямо на синхру? Все линии данных синхронизируются по BitClk_MonClkOut и BitClk_RefClkOut, в XAPP-ах же исходники есть.

[GAYVER]

А зачем тянуть выход LVDS буфера прямо на синхру? Все линии данных синхронизируются по BitClk_MonClkOut и BitClk_RefClkOut, в XAPP-ах же исходники есть.

уже разобрались. хилинх предполагает что ДЦЛК и данные уже выровнены (фронт синхры посередине данных) и подстраивает внутрянку с буферов под входную, предполагая что тогда и она будет посередине данного. этот вариант не подходит - синхру с данными надо ровнять вручную