Cyclone 5 + микросхема SDRAM + Verilog, Как написать код для использования в проекте этой памяти ? Опции

[kovigor]

Т.е., есть DevKit с этим Циклоном и памятью. Задача для начала простейшая - заполнить память какими-нибудь числами и затем считать их обратно. Как подступиться к такой задаче ? Может, кто-то поделится примером ?

[des00]

до кучи на опенкоресах, моя поделка http://opencores.org/project,hssdrc если что могу проконсультировать

[kovigor]

до кучи на опенкоресах, моя поделка http://opencores.org/project,hssdrc если что могу проконсультировать

Наверное, мне нужно руководство по применению. Вот есть это ядро. Как вставить его в свой проект на Верилоге, как записать данные в микросхему памяти, как потом считать их из нее ? И еще, как настроить это ядро под мою микросхему памяти ?

[des00]

Наверное, мне нужно руководство по применению. Вот есть это ядро. Как вставить его в свой проект на Верилоге, как записать данные в микросхему памяти, как потом считать их из нее ? И еще, как настроить это ядро под мою микросхему памяти ?

в мануале там все написано. я на него пару месяцев потратил

И до кучи там есть моделька памяти от микрона + тестбенч

[Intekus]

в мануале там все написано. я на него пару месяцев потратил

И до кучи там есть моделька памяти от микрона + тестбенч

Загрузил. Рассматриваю - оно SVшное. У нас средой ISE14, он SV на синтез не знает (просиулить сможем).
Что посоветуете? Рискнуть попробовать допилить синтезируемую часть кода на чистый Verilog? Или поискать другие ядра?

Другие контроллеры видел на Opencores, а также у Xilinx - предлагают пару вариантов от партнёров, а также Multi-Port Memory Controller (MPMC) из EDK. Можно ли MPMC из EDK пристыковать в проект ISE?
В CoreGen есть MIG - но он нам не подойдёт, так как не поддерживает SDR (только DDR).

Что посоветуете почитать по заданию временнЫх ограничений при работе с внешней памятью? По "SDR SDRAM Application note" на сайте Xilinx ничего подходящего не нашёл.

[des00]

Загрузил. Рассматриваю - оно SVшное. У нас средой ISE14, он SV на синтез не знает (просиулить сможем).
Что посоветуете? Рискнуть попробовать допилить синтезируемую часть кода на чистый Verilog? Или поискать другие ядра?

Случаи переписывания на чистый верилог этого контроллера мне известны. ЕМНИП, там SV синтезируемых фишек минимум. На переписку уйдет дня 3 (в основном только типы поменять logic на reg/wire, типы убрать на объявления и массивы из интерфейсов убрать)

[Intekus]

Случаи переписывания на чистый верилог этого контроллера мне известны.

Приятно, что такое уже делали; жаль, что придётся "изобретать велосипед".

(в основном только типы поменять logic на reg/wire, типы убрать на объявления и массивы из интерфейсов убрать)

И always_comb/_ff'ы заменить на обычные.

А по остальным вопросам подскажете что-нибудь (особенно про документы)?
И - я понимаю, что приятно, когда используют Вашу разработку - но, может есть контроллеры без SV? Какие-то предельные характеристики нам не нужны, скорее всего, нагрузка на память будет невысока.