Cyclone 5 + микросхема SDRAM + Verilog, Как написать код для использования в проекте этой памяти ? Опции

[kovigor]

Т.е., есть DevKit с этим Циклоном и памятью. Задача для начала простейшая - заполнить память какими-нибудь числами и затем считать их обратно. Как подступиться к такой задаче ? Может, кто-то поделится примером ?

[Intekus]

Благодарю, альтеровский и Ваш контроллеры скачал. На Ваш прочитал документацию, сам код не смотрел.
Вопросы по HSSDRC (aka "Что не ясно детально изучившему один даташит новичку в теме SDRAM из мануала на Ваше ядро" :

1. Есть ли возможность работать с пакетами на всю страницу (continuous bursts)?
2. Включён или выключен по умолчанию автопредзаряд после операции? Можно ли изменить это значение для конкретной операции (включить - чтоб увеличить пропускную способность, выключить - чтоб обрабатывать операции меньшей, чем обычно, длины данных)? (Pxtv)
3. Поддерживаются ли режимы самостоятельного предзаряда, снижения потребления, глубокого отключения питания и приостановки тактового?
4. Как именно выполняется автообновление? В коде видел что-то на тему слабого и сильного его вариантов.
5. А ещё в проектах подобного вида - выкладываемых для всех - очень хотелось бы видеть хотя бы крупноблочную схему внутреннего устройства со всеми названиями портов. "Вместо тысячи слов". С одного сеанса разглядывания уже очень много что становится про модуль понятным.

И вопросы по SDRAM в целом и по приложенному даташиту:

1. Каков обычный сценарий использования DRAM вместе с ПЛИС для обработки сигнала типа видеоданных - когда для каждого элемента необходимо сделать несколько чтений и записей (чаще всего, по заранее известным адресам - но могут они быть и вычислимыми)? Просто "вылизывание" схемы адресации и последовательности обращений / буферизация входных данных в пакеты / организация некого кэша на основе blockRAM в ПЛИС / что-то ещё?
2. Возможна ли (предполагаю, что нет) такая схема работы, при которой чередуются чтение из строки одного банка и запись в строку другого банка при том, что обе строки открываются только в начале всего процесса и закрываются в конце? А чередование чтения и записи из разных ячеек одной и той же строки одного и того же банка?
3. Если выполняется регулярный доступ ко всем строкам со включённым предзарядом - обязателен ли всё равно Auto Refresh с указанным периодом?
4. Почему при прерывании чтения страницы или просто долгого пакета записью, после подачи в течение 2 тактов сигнала DQM на шине не возникает дочитываемых данных, "сталкивающихся" с данными для записи (такт T4, рис. 19, стр. 50)?
5. Что пойдёт неправильно, если не подавать запрещающего сигнала на DQM в ситуации с рис. 30 (переход от записи к предзаряду, стр. 59)?

ЗЫ: Приложенный даташит я в общих чертах для себя перевёл-законспектировал (без картинок). Имеет смысл выкладывать?

Прикрепленные файлы

 MT48H32M16LF_y67m_512mb_mobile_sdram_ait_aat.pdf ( 2.42 мегабайт ) Кол-во скачиваний: 30

 

[des00]

Есть ли возможность работать с пакетами на всю страницу (continuous bursts)?

Нет, размер бурста ограничен [1:16]. Но, т.к. страница памяти не закрывается, то можно лить пакет во всю страницу. Учтите, что автоматического определения перехода на другую страницу нет. Это нужно делать принудительно.

Включён или выключен по умолчанию автопредзаряд после операции? Можно ли изменить это значение для конкретной операции (включить - чтоб увеличить пропускную способность, выключить - чтоб обрабатывать операции меньшей, чем обычно, длины данных)? (Pxtv)

Авто выключены все, т.к. это не дает держать открытыми банки. Вы потеряете пропускную способность. Банки закрываются принудительно либо по команде с интерфейса, либо автоматически по таймерам авторефреша (если они не были отключены).

Поддерживаются ли режимы самостоятельного предзаряда, снижения потребления, глубокого отключения питания и приостановки тактового?

Нет. Такой задачи я себе не ставил. Меня интересовала максимальная пропускная способность в режиме рандомного доступа.

Как именно выполняется автообновление? В коде видел что-то на тему слабого и сильного его вариантов.

Если вы про встроенный, то 2 таймера : слабый - встраивается в конвейер когда в нем есть место, сильный - останавливает конвейер, потом перезапускает.

А ещё в проектах подобного вида - выкладываемых для всех - очень хотелось бы видеть хотя бы крупноблочную схему внутреннего устройства со всеми названиями портов. "Вместо тысячи слов". С одного сеанса
разглядывания уже очень много что становится про модуль понятным.

Это опенсорс, да и топ левел там линейный. Вся схема восстанавливается за пару часов

Каков обычный сценарий использования DRAM вместе с ПЛИС для обработки сигнала типа видеоданных - когда для каждого элемента необходимо сделать несколько чтений и записей (чаще всего, по заранее известным адресам - но могут они быть и вычислимыми)? Просто "вылизывание" схемы адресации и последовательности обращений / буферизация входных данных в пакеты / организация некого кэша на основе blockRAM в ПЛИС / что-то ещё?

программируемый SGDMA

Возможна ли (предполагаю, что нет) такая схема работы, при которой чередуются чтение из строки одного банка и запись в строку другого банка при том, что обе строки открываются только в начале всего процесса и закрываются в конце? А чередование чтения и записи из разных ячеек одной и той же строки одного и того же банка?

Да, возможно. Но помните, что строку нельзя держать открытой больше чем Tras (120мкс). Ее обязательно нужно будет закрыть.

Если выполняется регулярный доступ ко всем строкам со включённым предзарядом - обязателен ли всё равно Auto Refresh с указанным периодом?

Авторефреш это: закрыть все банки. открыть банк с адресом из счетчика/инкрементировать счетчик, закрыть банк. Если вы пробегаете все свои ИСПОЛЬЗУЕМЫЕ ряды, за время рефреша (64мc), то можно жить без него.

Почему при прерывании чтения страницы или просто долгого пакета записью, после подачи в течение 2 тактов сигнала DQM на шине не возникает дочитываемых данных, "сталкивающихся" с данными для записи (такт T4, рис. 19, стр. 50)?

Как бы для этого маска и ставиться. Что бы не было на шине данных коллизий (кстати обратите внимание на BTA - Bus Turn Around, там тоже есть потеря пропускной способности)

Что пойдёт неправильно, если не подавать запрещающего сигнала на DQM в ситуации с рис. 30 (переход от записи к предзаряду, стр. 59)?

На этом рисунке вы принудительно рвете бурст. Например у вас бурст стоит 4ре, а вам нужно записать одно слово. Без маски, вы затрете "чужие" ячейки

ЗЫ. Причина, по которой я не делал continuous bursts, он есть только у SDRAM. У DDR памяти этого режима нет. В свое время планировал этот контроллер запилить под DDRы