Внешнее прерывание. Опции

[Jenya7]

Хочу понять такую вещь. Если я запретил прерывание на пине. А тем временем был сигнал на пине. Потом через некоторое время прерывание разрешил. Прерывание потеряно или оно обработается при разрешении?

Код

GPIO_IntConfig(gpioPortC, 12, true, false, false);
//some code
//тут был сигнал на ноге
//some code
GPIO_IntConfig(gpioPortC, 12, true, false, true);

Кортекс-М3.

Сообщение отредактировал Jenya7 - Mar 21 2016, 12:40

[Jenya7]

Разрешение + флаг = прерывание. - это значит функция обработчик прерывания исполнит свою работу?

а что сигнал выставит флаг если разрешение снято = external interrupt disabled?

понял. большое спасибо.

Сообщение отредактировал Jenya7 - Mar 21 2016, 13:39

[501-q]

См. документацию на свой камень.

Для stm32f42xx (RM0090, стр.377): если запретить прерывание на пине (маской), то прерывания не будет, до pending request register событие не дойдёт. Сам попадался.

Илья

[Jenya7]

См. документацию на свой камень.

Для stm32f42xx (RM0090, стр.377): если запретить прерывание на пине (маской), то прерывания не будет, до pending request register событие не дойдёт. Сам попадался.

Илья

у меня EFM32TG. в документации написано так.

The EFM32TG devices have up to 23 interrupt request lines (IRQ) which are connected to the CortexM3. Each of these lines (shown in Table 4.1 (p. 12)) are connected to one or more interrupt flags in
one or more modules. The interrupt flags are set by hardware on an interrupt condition. It is also possible
to set/clear the interrupt flags through the IFS/IFC registers. Each interrupt flag is then qualified with its
own interrupt enable bit (IEN register), before being OR'ed with the other interrupt flags to generate the
IRQ. A high IRQ line will set the corresponding pending bit (can also be set/cleared with the SETPEND/
CLRPEND bits in ISPR0/ICPR0) in the Cortex-M3 NVIC. The pending bit is then qualified with an enable
bit (set/cleared with SETENA/CLRENA bits in ISER0/ICER0) before generating an interrupt request to
the core. Figure 4.1 (p. 12) illustrates the interrupt system. For more information on how the interrupts
are handled inside the Cortex-M3, the reader is referred to the EFM32 Cortex-M3 Reference Manual.

вроде как интерапт таки пендинг? или нет?

[501-q]

вроде как интерапт таки пендинг? или нет?

Скорее нет. На картинке (которая Fig 4.1.) должно быть явно видно. Но по тексту: сначала выставляется флаг, потом флаг маскируется (qualified), затем флаг запоминается в pending регистре. Так что если маска наложена, то флаг не запомнится.

Илья