Cyclone : Clocking resources Опции

[maksya]

Ситуация следующая:

Cyclone имеет 4 специализированных входа под синхросигналы - CLK[0..3]. Причем расположены они аккурат возле PLL (два в банке 1 и два в банке 3) дабы иметь возможность подкармливать эти самые PLL. Есть желание на один из CLK заводить частоту 33 МГц с разъема PCI, использовать ее в качестве source clock ФАПЧа, и, умножив ее в блоке PLL, выводить через PLL_OUTp обратно на плату. Соседний вывод CLK хочу использовать для подключения второго синхросигнала (будет фиксировать во внутренних регистрах данные, поступающие от другой микросхемы), далее завести на линию Global Clock и использовать в ПЛИС.

Насколько вероятен бесперспективняк для такого проекта с точки зрения помехоустойчивости? Нутром чую, что соседство двух линий, по которым передаются тактовые сигналы не есть хорошо. К тому же совсем рядом с выводами CLK расположены шины питания и земли аналоговой части Cyclone...

[-Al-]

Ситуация следующая:

Cyclone имеет 4 специализированных входа под синхросигналы - CLK[0..3]. Причем расположены они аккурат возле PLL (два в банке 1 и два в банке 3) дабы иметь возможность подкармливать эти самые PLL. Есть желание на один из CLK заводить частоту 33 МГц с разъема PCI, использовать ее в качестве source clock ФАПЧа, и, умножив ее в блоке PLL, выводить через PLL_OUTp обратно на плату. Соседний вывод CLK хочу использовать для подключения второго синхросигнала (будет фиксировать во внутренних регистрах данные, поступающие от другой микросхемы), далее завести на линию Global Clock и использовать в ПЛИС.

Насколько вероятен бесперспективняк для такого проекта с точки зрения помехоустойчивости? Нутром чую, что соседство двух линий, по которым передаются тактовые сигналы не есть хорошо. К тому же совсем рядом с выводами CLK расположены шины питания и земли аналоговой части Cyclone...

А ничего, что PCI CLK может скакать на 30% по частоте??? ФАПЧ запустится??? Ведь 33МГц Вам никто не гарантирует, эта цифра получается из деления частоты системной шины, а она, как известно, может варьироваться в очень больших пределах. Худший случай, это например частота системной шины 83МГц (зто если взять старые компы), тогда PCI CLK = 41.5МГц

А если по теме - думаю такое соседство не сильно повлияет на помехоустойчивость, Вы только конденсаторы не жалейте

Сообщение отредактировал -Al- - Aug 3 2006, 19:07

[maksya]

А ничего, что PCI CLK может скакать на 30% по частоте??? ФАПЧ запустится??? Ведь 33МГц Вам никто не гарантирует, эта цифра получается из деления частоты системной шины, а она, как известно, может варьироваться в очень больших пределах. Худший случай, это например частота системной шины 83МГц (зто если взять старые компы), тогда PCI CLK = 41.5МГц

Это эмпирические знания, полученные в результате Вашей практической деятельности? Или есть какие-либо документальные подтверждения? В спецификации PCI самокритики по этому поводу не обнаружил

Ну а как такой вариант? - PCI_CLK заведу на вывод DPCLK. Если Я правильно понял, то единственное его отличие от CLK заключается в связи с PLL, ну и в том, что он может использоваться как выход синхросигнала из кристалла (если не прав, то поправьте меня). А для source clock PLL так и быть, использую отдельный кварцевый генератор.

Any remarks are welcomed!