Параметры DOA_REG, DOB_REG для RAMB36 Опции

[evgeniy9]

Можно ли задать параметры DOA_REG=1, DOB_REG=1 для RAMB36?

Память задается стандартным для Verilog способом:

reg [15:0] ram1 [(2**15)-1:0];

ПЛИС Artix-7. Результат просматриваю в FPGA Editor: DOA_REG=0, DOB_REG=0.
Перепробовал множество вариантов - результат тот же.
Другие варианты задания памяти исключаются.
Заранее благодарен за подсказку.

[evgeniy9]

Если Вы говорите об этом:

reg [15:0] dataA, dataB;
reg [(2**15)-1:0] addrA, addrB;

always @(posedge clk) begin
dataA <= ram1[addrA];
dataB <= ram1[addrB];
end

то это у меня сделано с самого начала.
Если Вы говорите о другом, то просьба: уточните, о чем речь?
Что касается UG687, то я его использовал (может что-то упустил?).

[des00]

Если Вы говорите об этом:

reg [15:0] dataA, dataB;
reg [(2**15)-1:0] addrA, addrB;

always @(posedge clk) begin
dataA <= ram1[addrA];
dataB <= ram1[addrB];
end

то это у меня сделано с самого начала.
Если Вы говорите о другом, то просьба: уточните, о чем речь?
Что касается UG687, то я его использовал (может что-то упустил?).

Код

always @(posedge clk) begin
    pipaA <= ram1[addrA];  
    popaB <= ram1[addrB];
    dataA <= pipaA;  
    dataB <= popaB;
  end