Вопрос по джиттеру в PLL, нужно промоделировать его влияние, PLL будет внутри ASIC Опции

[Dragon-fly]

Всем доброго времени суток.

Имею вопрос по правильному пониманию характеристик джиттера в PLL. Интересуют PLL в виде IP для интеграции в микруху, но, полагаю, что можно и на примере отдельных готовых микросхем рассуждать.

Итак, в даташитах от производителей указываются (либо не указываются) различные виды джиттеров, измеряемые в долях такта (например, peak to peak или cycle to cycle), а также в абсолютном времени (например, 100 psec).

Мне нужно промоделировать такую PLL. По реализации модели, если понятно поведение симулируемого объекта, вопросов не имею. Вопрос именно по пониманию параметров. Ведь есть ещё фильтр, который по идее и определяет долговременный джиттер. Но он в ДШ на интегрируемые PLL не охарактеризован. А абсолютные единицы джиттера - они считаются в предположении о некой тактовой частоте?

Кто бы пояснил эту кухню.

То есть какие эффекты надо заложить в модель дрожания такта? По каким правилам двигать такт туда-сюда и на сколько?

[krux]

я бы на вашем месте просил с них как раз Phase Noise Plot на интересных вам частотах.
дело в том, что они свои PLL характеризовали в железе, т.е. у них на руках есть все образцы, которые они могут в любой момент обмерить. Если не поленятся - сделают как надо вам. Если поленятся - пришлют на тех частотах, на которых уже измеряли, близких к вашим.

Другое дело, если эта PLL позиционируется не как аналоговая, а как цифровая.
Тогда там не то что на Phase Noise Plot, а вообще мало на что смотрят. Главным при этом у них становится параметр Cycle-to-Cycle Jitter, который напрямую влияет на Setup&Hold time, который напрямую влияет на сходимость тактового дерева в цифровых м/сх.


PVT - Process-Voltage-Temperature